Verilog初级教程（7）Verilog模块例化以及悬空端口的处理
所有的端口声明都隐含地声明为wire，因此在这种情况下端口方向就足够了。然而需要存储值的输出端口应该声明为 reg 数据类型，并且可以在程序块中使用，比如 always 和 initial only。输入或inout类型的端口不能声明为reg，因为它们是由外部连续驱动的，不应该存储值，而是尽快反映外部信号的变化。连接两个不同向量大小的端口是完全合法的，但以向量大小较小的端口为准，而另一个宽度较大的端口的剩余位将被忽略。
