Verilog实现异步FIFO（重难点）FIFO总概
FIFO总概图来自文章Simulation and Synthesis Techniques for Asynchronous FIFO Design先来看总体概图Wdata：写入数据Wfull：写满信号Winc：写请求信号（写使能信号）Wclk：写时钟Wrst_n:写复位信号（低电平有效）Rdata：读出数据Rempty：读空信号Rinc：读请求信号（读使能信号）Rclk：读时钟Rrst_n：读复位信号（低电平有效）一、RAM随机存取存储
