Verilog语言——二分频、十进制、七段译码显示
1：设计一个二分频器； module count10(out,reset,clk);output[3:0] out;input reset,clk;reg[3:0] out;always @(posedge clk)beginif(out==9) out=-1;if(reset) out //同步复位else out计数 end
真实自行车
他的专栏
他的归档
热门文章
