两道典型的Verilog面试题奇数分频器序列检测器
奇数分频器在Verilog中，偶数频分频较容易实现，只需要设定一个计数器，计数器值为分频数的一半，当计数记满后，输出信号取非，计数值清零。但这样并不能奇数分频，因为奇数分频数的一半包含0.5，无法只通过上升沿得到。但是设置两个不同的偶数分频时钟，通过上升沿和下降沿一同触发的模式，可以实现奇数分频。在下面的代码中，需要修改div1,div2两个参数的值以实现分频，div1为分频数除以二的商，di...
