Verilog 之《设计与验证VerilogHDL》- RTL级建模本文仅为个人记录 做理解之用.
1. 阻塞赋值 \ 非阻塞赋值 \ 连续赋值对于时序逻辑,即always 模块的敏感列表为沿敏感信号 (时钟或者复位的上下沿),统一使用非阻塞赋值 “<=”对于always模块的敏感列表为电平信号的组合逻辑,统一使用阻塞赋值 “=”对于assign关键字描述的组合逻辑 (通常为连续赋值语句) ,统一使用 “=” ,变量定义为 wire 型变量注：在后两项中使用 “=” 主要原因在于避免产生组合逻辑环, 其会导致在时序路径无法被工具分析从而使不同批次器件逻辑功能发生一定概率的错误2.
