verilog 计数器 时钟 复位counter.v：modelsim 仿真：
posedge clk // clk时钟上升研posedgenegedge res // res复位下降沿negedgecounter.v：// 2022-1-20 verilog 学习// 计数器 时序逻辑一定有触发器，触发器一定有时钟信号clk和复位信号res`timescale 1ns/10psmodule counter( clk, res, y );input clk; // 对时钟计数，时钟信号是输入.
