verilog实现带进位的4进制计数器
用verilog实现带进位的4进制计数器，不知道怎么写关于进位的计数器没关系，你一定见到过verilog写全加器，对的，进位位是单独的output，没错，博主脑子不够灵光，一开始在这里卡住了。module JSQ ( clk, rst, in_ena, cnt, carry_in);input clk;input rst;input in_ena;output [3:0]cnt;output c...
