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2年10月17天

笔记:verilogHDL学习笔记2--组合逻辑与时序逻辑verilogHDL学习笔记2–组合逻辑与时序逻辑

verilogHDL学习笔记2–组合逻辑与时序逻辑1.wire 和 regreg:寄存器类型,通常是对存储单元的描述,在下一个触发机制到来之前保留原值,用always描述wire:线网型类型,相当于实际的连接线,变量的值随时发生变化,用assign连接(多条assign的赋值语句之间互相独立,并行执行)2.always语句always @(敏感事件)begin 程序语句 end例子:always @(a or b or d or sel)begin if(sel==0) c