EDA数字钟设计（verilog）——开关功能和总体接线图及模块改进1.开关功能如思维导图所示2.总体接线图：3.问题及改进
1.开关功能如思维导图所示2.总体接线图： 3.问题及改进 学号显示后正常计数是从学号开始计数下面对程序进行改进，主要是在计时模块中删除显示学号的内容，把显示学号部分转移到显示模块中，让显示时根据条件显示内容，而不是直接显示示数： 计时模块 module jishi(clk_1Hz,second,minute,hour,hour_swh,min...
