Verilog HDL实现任意50%占空比的奇数分频
由于连接在主线上的每个设备的工作频率不同，因此需要把CPU的频率进行分频。偶数分频较为简单，这里不再赘述。下面是奇数分频占空比为50%的Verilog HDL代码。// ---------odd_divider.v---------------// 默认实现7分频的时钟信号// 计数器要大于7的// 分别在时钟信号的上升沿和下降沿对时钟信号分频module odd_divide(clk_in, clk_out, rstn); input clk_in; input rstn; o
