Verilog HDL可综合描述（高质量Verilog书写）一、VerilogHDL可综合概述二、常见可综合语法与硬件的映射关系 三、电路设计需要注意的基本事项 四、可综合风格对代码的要求五、总结
一、VerilogHDL可综合概述1. Verilog HDL 的基本功能之一是描述可综合的硬件电路。对Verilog HDL的常见的误解：很多语法规则与C语言相似，书写时可参考C语言; 追求代码的整洁、简短; 着眼于代码书写，性能优化由综合器实现; 把Verilog代码当做了程序，把电路设计当成了编程;正确认知：HDL : Hardware Description是硬件描述HDL语言仅是对已知]硬件电路的文本表现形式编写前，对所需实现的硬件电路“胸有成竹”Verilog .
