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2年10月17天
Verilog中generate用法

Verilog中generate用法

原文地址：Verilog中generate用法作者：zeuxverilog2001中有generate这个语法，近日有用到，简单归纳如下：语法：1。genvar后面的for，变量必须是genvar变量；generate+if，不如`ifdef `else`endif；2。for里必须有begin，哪怕只有一句；3。begin必须有名称，原因见4；4。这里例化的模块名称是inst[j].
硬件大类 2024-01-25
iGraph的配置，An In-depth Comparison of Subgraph Isomorphism Algorithms in Graph Databases 应用程序并行配置不正确使用命令行sxstrace.exe

iGraph的配置，An In-depth Comparison of Subgraph Isomorphism Algorithms in Graph Databases 应用程序并行配置不正确使用命令行sxstrace.exe

这篇博客源自于一篇论文《An In-depth Comparison of Subgraph Isomorphism Algorithms in Graph Databases》这是2013年发表在PVLDB上的一篇文章这篇文章对比了当前子图同构领域的state-of-art算法VF2,QuickSI, GraphQL, GADDI,和SPath并且用c++重写了这几个算法，实现性能最优，
c++ 2023-11-15
静态时序分析—虚拟时钟(virtual clock)与I/O延时约束

静态时序分析—虚拟时钟(virtual clock)与I/O延时约束

1.什么是虚拟时钟？虚拟时钟（virtual clock）是存在但没有clock source(pin/port)定义的时钟，仅作为输入输出端口延时约束的参考时钟。定义方式如下例:create_clock -name virtual_clock-period 10 -waveform {0 5} ；#虚拟时钟不需要[get_pins /get_ports]，不加waveform默认50% duty cycle。所以加不加-waveform {0 5}效果是一样的。与虚拟时钟相关的端口约束为se
sta 2023-05-25

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2023年05月（1）
2022年04月（1）

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