用于高频接收器和发射器的锁相环（PLL）——第三部分PLL频率合成器的主要构建模块用于高频接收器和发射器的锁相环（PLL）

68 阅读 0 评论 45 点赞

我是靠谱客的博主傻傻帅哥，最近开发中收集的这篇文章主要介绍用于高频接收器和发射器的锁相环（PLL）——第三部分PLL频率合成器的主要构建模块用于高频接收器和发射器的锁相环（PLL），觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

用于高频接收器和发射器的锁相环（PLL）

——第三部分 PLL频率合成器的主要构建模块

本系列第一部分介绍了锁相环(PLL)，说明了其基本架构和工作原理。另外举例说明了PLL在通信系统中的用途。在第二部分中，我们详细考察了相位噪声、参考杂散、输出漏电流等关键性能规格，还考虑了它们对系统性能的影响。在本部分中，我们将考察PLL频率合成器的主要构建模块。我们还将比较整数N和小数N架构。最后将总结市场上现有的VCO，同时列出ADI的现有频率合成器系列。

一、PLL频率合成器基本构建模块

PLL频率合成器可以从多个基本构建模块的角度来考察。我们在前面已经提到过这个问题，下面将更加详细地进行探讨：

鉴频鉴相器(PFD)
参考计数器(R)
反馈计数器(N)

二、鉴频鉴相器(PFD)

频率合成器的核心是鉴相器，也称鉴频鉴相器。在鉴相器中，将比较参考频率信号与从VCO输出端反馈回来的信号，结果得到的误差信号用于驱动环路滤波器和VCO。在数字PLL (DPLL)中，鉴相器或鉴频鉴相器是一个逻辑元件。三种最常用的实现方法为：

异或(EXOR)栅极
J-K触发器
数字鉴频鉴相器

这里，我们只考虑PFD，这也是ADF4110和ADF4210频率合成器系列中使用的元件，因为与EXOR栅极和J-K触发器不同，处于解锁状态时，其输出为频差以及两个输入间相差的函数。

图1所示为PFD的一种实现方案，该类器件基本上由两个D型触发器组成。一路Q输出使能正电流源，另一路Q输出则使能负电流源。假设本设计中D型触发器由正边沿触发，则状态为(Q1, Q2)：

11–两个输出均为高电平，由反馈至触发器上CLR引脚的AND栅极(U3)禁用。

00–P1和N1均关闭，输出OUT实际处于高阻抗状态。

10–P1开启，N1关闭，输出位于V+。

01–P1关闭，N1开启，输出位于V–。

现在考虑系统失锁且+IN处的频率远高于–IN处的频率时电路的性能表现，如图2所示。

由于+IN处的频率远高于–IN处的频率，因此输出多数时间处于高电平状态。+IN上的第一个上升沿会发送输出高电平，并且这种情况会一直持续到–IN上出现第一个上升沿。在实际的系统中，这就意味着输出及VCO的输入会被进一步拉高，进而造成–IN处的频率增加。这恰恰是期望达到的效果。

如果+IN处的频率远低于–IN处的，则会出现相反效果。 OUT处的输出多数时间处于低电平状态。这会在负方向上驱动VCO，并再次使得–IN处的频率更加接近+IN处的频率，从而达到锁定条件。图3显示了输入处于锁频和接近锁相条件时的波形。

由于+IN领先于–IN，因此输出为一系列正电流脉冲。这些脉冲往往会驱动VCO，使得–IN信号变得与+IN信号相位对齐。

发生这种情况时，如果U3和U1及U2的CLR输入端之间没有任何延迟元件，那么输出可能会进入高阻抗模式，从而既不会生成正电流脉冲，也不会生成负电流脉冲。这并不是一种很好的状况。VCO会发生漂移，直到造成显著的相位误差并再次开始生成正电流脉冲或负电流脉冲。这种循环会持续相当长的一段时间，其影响是电荷泵的输出会被某个信号(PFD输入参考频率的次谐波)调制。由于这可能是一种低频信号，因此无法通过环路滤波器进行衰减，从而会导致VCO输出频谱中出现非常明显的杂散，该现象称为"间隙"效应。通过在U3的输出端和U1及U2的CLR输入端之间添加延迟元件，可以确保不会发生这种情况。添加延迟元件后，即使+IN和–IN相位完全对齐时，电荷泵输出端仍会生成电流脉冲。该延迟的持续时间等于在U3输出处插入的延迟，称为反冲防回差脉冲宽度。