Verilog语言与数字系统设计

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我是靠谱客的博主儒雅小蝴蝶，最近开发中收集的这篇文章主要介绍Verilog语言与数字系统设计，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

学习Verilog语言必要的基础知识
计算机导论
数字逻辑或数字电路与逻辑设计
计算机科学概论

拓展学习：
计算机组成原理
计算机体系结构

学习视频链接：
基于FPGA的Verilog语法基础课程（至芯科技夏宇闻教授）
Verilog硬件描述语言西安电子科技大学蔡觉平等主讲
【公开课】IC设计与方法（基于Quartus - Verilog语言）- 清华大学（数字集成电路设计/集成电路VHDL）
【西安电子科技大学】《数字电路与逻辑设计》任爱锋（64讲全）HD
清华大学王红数字电子技术全50讲(配阎石教材)

必要相关知识：数字系统设计的基础知识

工具软件
Modelsim
Quartus

下载：
Modelsim Linux版本下载地址：https://download.altera.com/akdlm/software/acdsinst/16.1/196/ib_installers/ModelSimSetup-16.1.0.196-linux.run

Verilog语言
Verilog语言是硬件描述语言（Hardware Description Language, HDL），用于描述数字系统。例如，它可以用于描述网络交换机、微处理器、存储器或简单的触发器等。Verilog可以用于描述任意的数字系统以及各种抽象级别的硬件。
在这里插入图片描述
D触发器用Verilog语言，可以描述如下：

// D flip-flop Code
module d_ff ( d, clk, q, q_bar);
input d ,clk;
output q, q_bar;
wire d ,clk;
reg q, q_bar;
  	 
always @ (posedge clk)
begin
  q <= d;
  q_bar <= !d;
end

endmodule

数字系统的抽象级别
一般而言，数字系统包含有以下的抽象级别：
System Level
Behavioral Level
Register-Transfer Level
Gate Level
Switch Level
Mask Level

Verilog语言支持的级别
Behavioral Level
Register-Transfer Level
Gate Level
Switch Level

Verilog语言的用途
描述各种抽象层次数字电路
测试各个层次数字电路行为
设计正确有效的复杂电路
用于ASIC和FPGA设计
支持高层次仿真
支持模块功能验证
支持器件库（Cell）的设计

行为功能级（Behavioral Level）
这个级别描述一个系统的并发算法。每个算法本身是顺序，即由顺序指令集合组成。功能、任务、组合逻辑是其主要元素。不考虑设计的结构实现。

寄存器传输级（Register-Transfer Level）
这个级别规定寄存器间的数据传送和操作。RTL设计包含精确的时间界定，即哪个操作在哪个时间点发生。现在的RTL代码定义是“任何可综合的代码都称为RTL代码”。

门级（Gate Level）
这个级别，系统的特性由逻辑电路及其时序特性来描述。所有信号都是离散信号。它们只能有明确的逻辑值（0'，1’，X'，Z`）。可用的操作是预定义的逻辑原语（AND、OR、NOT等门）。使用门级建模对于任何逻辑设计级别来说都不是一个好主意。门级代码由综合工具等生成，其网表用于门级模拟和后续处理。

数字系统设计
Verilog设计风格（Design Styles）也和其他硬件描述语言一样，可以采用自底向上（Bottom-up）或自顶向下（Top-down）的方法来设计。
数字系统的设计，详细说起来，过程更加冗长，远比这里描述的要复杂。在这里只能做一个简单的介绍。

HDL语言与程序设计语言的不同
HDL语言：
HDL描述电路时，所有描述是并发的

程序设计语言：
指令或语句是顺序的

Verilog语言与VHDL语言
Verilog语言最早是由Gateway Design Automation公司提出，该公司于1989年被Cadence公司收购。
Verilog标准版本：
IEEE Std 1364™-1995
IEEE Std 1364™-2001
IEEE Std 1364™-2005 IEEE Standard for Verilog® Hardware Description Language
IEEE Std 1800™-2005
IEEE Std 1800™-2009
IEEE Std 1800™-2017 IEEE Standard for SystemVerilog—Unified Hardware Design,Specification, and Verification Language

目前支持抽象硬件各个抽象级别描述的语言有2个，分别是Verilog语言和VHDL语言，而Verilog语言得到工业界与学术届的广泛支持和使用。

VHDL标准版本：
IEEE Std1076-1987 IEEE Standard VHDL Language Reference Manual
…
IEEE Std 1076™-2008 IEEE Standard VHDL Language Reference Manual