概述
1.Xst:647 - Input <m2b> is never used. This port will be preserved and left unconnected if it belongs to a top-level block or it belongs to a sub-block and the hierarchy of this sub-block is preserved.
(检查各模块,其中一个或几个模块有定义m2b端口,但是内部未使用)
解决方法:这个特定的端口已经在您的HDL描述中声明了,但是没有驱动或不受任何内部逻辑的驱动。
未使用的输入端口将保留在设计中,但它们将完全断开连接。如果不打算使用端口,则可以安全地忽略此消息。为了避免此消息,请从HDL描述中删除任何无负载或无源元素。
输出端口将保留在最终的Netlist中,并将由逻辑0驱动。为了避免消息和保存端口资源,请从HDL描述中删除未使用的输出端口。
2.Xst:737 - Found 1-bit latch for signal <R2>. Latches may be generated from incomplete case or if statements. We do not recommend the use of latches in FPGA/CPLD designs, as they may lead to timing problems.
解决方法:在模块中,存在case语句的不完整,或者if语句的不完整,缺少对应的else语句
3.PhysDesignRules:372 - Gated clock. Clock net u_1/_n0076 is sourced by a combinatorial pin. This is not good design practice. Use the CE pin to control the loading of data into the flip-flop.
不该使用门控时钟
最后
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