VHDL 整数转化为向量 integer to std_logic_vector

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我是靠谱客的博主感动玉米，这篇文章主要介绍VHDL 整数转化为向量 integer to std_logic_vector，现在分享给大家，希望可以做个参考。

首先包含std_logic_arith

然后：（举例分析）

signal input_1 : integer;

signal output_1 : std_logic_vector(3 downto 0);

output_1 <= conv_std_logic_vector(input_1, output_1'length);

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