我是靠谱客的博主 糊涂酒窝，最近开发中收集的这篇文章主要介绍VIVADO IDDR与ODDR原语的使用项目简述IDDR与ODDR的简述RGMII时序简述千兆网输入与输出模块的设计测试模块的设计仿真测试结果总结，觉得挺不错的，现在分享给大家，希望可以做个参考。
概述
IDDR与ODDR简单的应用
- 项目简述
- IDDR与ODDR的简述
- RGMII时序简述
- 千兆网输入与输出模块的设计
- 测试模块的设计
- 仿真测试结果
- 总结
项目简述
在数据的传输过程中，我们经常可以碰见双沿传输数据到FPGA，或者FPGA传输双沿数据给外部芯片，最常见的例子就是DDR芯片。这里说明一下，FPGA内部处理的数据都是单沿数据，那么双沿数据的变换只能发生在FPGA的IOB上面，这里有特定的硬件结构可以实验上面单沿变双沿的方法，也就是使用原语进行一些列的操作。本次实验的主要内容如下：
以千兆网RGMII为例实现单沿变双沿、双沿变单沿的操作。经过之前博客的理解，我们可以知道RGMII的协议是双沿传输，那么我们将以此为例实现双沿4bit数据变单沿8bit数据——FPGA接收，单沿8bit数据变双沿4bit数据——FPGA发送。
IDDR与ODDR的简述
这里的表述，我们主要依靠技术手册来给大家进行讲解。
简单的框图显示如下：
其中IDDR的原语如下：
IDDR #(
.DDR_CLK_EDGE ("OPPOSITE_EDGE" ), // "OPPOSITE_EDGE", "SAME_EDGE"
// or "SAME_EDGE_PIPELINED"
.INIT_Q1 (1'b0 ), // Initial value of Q1: 1'b0 or 1'b1
.INIT_Q2 (1'b0 ), // Initial value of Q2: 1'b0 or 1'b1
.SRTYPE ("SYNC" ) // Set/Reset type: "SYNC" or "ASYNC"
) IDDR_ctrl (
.Q1 (data_en ), // 1-bit output for positive edge of clock
.Q2 (data_err ), // 1-bit output for negative edge of clock
.C (rx_clk ), // 1-bit clock input
.CE (1'b1 ), // 1-bit clock enable input
.D (rx_ctrl ), // 1-bit DDR data input
.R (~rst_n ), // 1-bit reset
.S (1'b0 ) // 1-bit set
);
其中IDDR主要有三种工作模式，分别是：“OPPOSITE_EDGE”, “SAME_EDGE”，“SAME_EDGE_PIPELINED” 。上面每一位的介绍在原语的注释中都得到了比较详细的解释，这里不再赘述。这三种工作模式的不同其实就是时序的不同，下面分别进行介绍：
1、OPPOSITE_EDGE模式
这里主要注意，一个时钟的上升沿与下降沿数据正好可以在下一个时钟上升沿的Q1、Q2输出，这也是最常见的使用方式。我们千兆网的接收信号使用的就是该模式。
2、SAME_EDGE模式
这里特别注意，一个时钟的上升沿和下降沿的两个数据在Q1、Q2的表示分别在下一个时钟与下下一个时钟体现出来，原来的两个数据被分裂成两个时钟表示。
3、SAME_EDGE_PIPELINED模式
其中这种模式与第一种的模式是Q1、Q2是同步的，前者是异步的，这种模式数据的读取比第一种模式晚了一个节拍。当然千兆网的数据接收也可以使用该模式，以为控制端也是使用该模式进行解码。
与IDDR相对应的是ODDR。同样，ODDR的框图如下：
其中ODDR的原语如下：
ODDR #(
.DDR_CLK_EDGE ("SAME_EDGE" ), // "OPPOSITE_EDGE" or "SAME_EDGE"
.INIT (1'b0 ), // Initial value of Q: 1'b0 or 1'b1
.SRTYPE ("SYNC" ) // Set/Reset type: "SYNC" or "ASYNC"
) ODDR_ctrl (
.Q (tx_data_ctrl ), // 1-bit DDR output
.C (gb_tx_clk ), // 1-bit clock input
.CE (1'b1 ), // 1-bit clock enable input
.D1 (gb_tx_data_en ), // 1-bit data input (positive edge)
.D2 (gb_tx_data_err ), // 1-bit data input (negative edge)
.R (~rst_n ), // 1-bit reset
.S (1'b0 ) // 1-bit set
);
同样，上面每一位的介绍在原语的注释中都得到了比较详细的解释，这里不再赘述。其中ODDR有两种不同的工作模式。我们将进行如下介绍：
1、OPPOSITE_EDGE模式
从上面我们可以看出，该模式是将两个时钟的D1、D2拼成了一个时钟的上升沿与下降沿对应的数据。我们本次千兆网的输出项目中不会使用该模式，因为D1与D2会错开一个时钟。
2、SAME_EDGE模式
从上面的时序图中我们可以看出，同一个时钟的D1、D2转换成了同一个时钟的上升沿与下降沿。我们本次项目中使用的就是这个模式。
RGMII时序简述
前面已经讲解了常见的以太网物理层协议接口，其中RGMII是双沿数据，需要使用原语进行相应单双沿变化的操作。其中，RGMII协议的具体时序图如下：
这里有几点注意整理如下：
1、TXD的0位上升沿与下降沿分别对应8位数据的0位与4位，TXD其他的位数以此相互递增。
2、RXD的0位上升沿与下降沿分别对应8位数据的0位与4位，RXD其他的位数以此相互递增。
3、TX_CLK是输入时钟，RX_CLK是输出时钟。
4、XX_CTL线上升沿对应的是数据使能位，下降沿对应的是数据错误位。
千兆网输入与输出模块的设计
gbit_top模块：
`timescale 1ns / 1ps
// *********************************************************************************
// Project Name : OSXXXX
// Author : zhangningning
// Email : nnzhang1996@foxmail.com
// Website :
// Module Name : gbit_top.v
// Create Time : 2020-03-17 09:43:00
// Editor : sublime text3, tab size (4)
// CopyRight(c) : All Rights Reserved
//
// *********************************************************************************
// Modification History:
// Date By Version Change Description
// -----------------------------------------------------------------------
// XXXX zhangningning 1.0 Original
//
// *********************************************************************************
module gbit_top(
//System Interfaces
input sclk ,
input rst_n ,
//Gigbit Interfaces
output reg phy_rst_n ,
input [ 3:0] rx_data ,
input rx_ctrl ,
input rx_clk
);
//========================================================================================
//**************Define Parameter and Internal Signals**********************************
//========================================================================================/
reg [20:0] phy_rst_cnt ;
wire rx_clk_90 ;
//iddr_ctrl_inst
wire [ 7:0] gb_rx_data ;
wire gb_rx_data_en ;
wire gb_rx_data_err ;
//========================================================================================
//************** Main Code **********************************
//========================================================================================/
clk_wiz_0 clk_wiz_0_inst(
// Clock out ports
.clk_out1 (rx_clk_90 ), // output clk_out1
// Clock in ports
.clk_in1 (rx_clk )
);
iddr_ctrl iddr_ctrl_inst(
//System Interfaces
.rst_n (rst_n ),
//Gigabit Interfaces
.rx_data (rx_data ),
.rx_ctrl (rx_ctrl ),
.rx_clk (rx_clk_90 ),
//Communication Interfaces
.gb_rx_data (gb_rx_data ),
.gb_rx_data_en (gb_rx_data_en ),
.gb_rx_data_err (gb_rx_data_err )
);
always @(posedge sclk or negedge rst_n)
if(rst_n == 1'b0)
phy_rst_cnt <= 21'd0;
else if(phy_rst_cnt[20] == 1'b0)
phy_rst_cnt <= phy_rst_cnt + 1'b1;
else
phy_rst_cnt <= phy_rst_cnt;
always @(posedge sclk or negedge rst_n)
if(rst_n == 1'b0)
phy_rst_n <= 1'b0;
else if(phy_rst_cnt[20] == 1'b1)
phy_rst_n <= 1'b1;
else
phy_rst_n <= phy_rst_n;
endmodule
iddr_ctrl模块
`timescale 1ns / 1ps
// *********************************************************************************
// Project Name : OSXXXX
// Author : zhangningning
// Email : nnzhang1996@foxmail.com
// Website :
// Module Name : iddr_ctrl.v
// Create Time : 2020-03-17 09:21:20
// Editor : sublime text3, tab size (4)
// CopyRight(c) : All Rights Reserved
//
// *********************************************************************************
// Modification History:
// Date By Version Change Description
// -----------------------------------------------------------------------
// XXXX zhangningning 1.0 Original
//
// *********************************************************************************
module iddr_ctrl(
//System Interfaces
input rst_n ,
//Gigabit Interfaces
input [ 3:0] rx_data ,
input rx_ctrl ,
input rx_clk ,
//Communication Interfaces
output reg [ 7:0] gb_rx_data ,
output reg gb_rx_data_en ,
output reg gb_rx_data_err
);
//========================================================================================
//**************Define Parameter and Internal Signals**********************************
//========================================================================================/
wire [ 7:0] data ;
wire data_en ;
wire data_err ;
//========================================================================================
//************** Main Code **********************************
//========================================================================================/
IDDR #(
.DDR_CLK_EDGE ("OPPOSITE_EDGE" ), // "OPPOSITE_EDGE", "SAME_EDGE"
// or "SAME_EDGE_PIPELINED"
.INIT_Q1 (1'b0 ), // Initial value of Q1: 1'b0 or 1'b1
.INIT_Q2 (1'b0 ), // Initial value of Q2: 1'b0 or 1'b1
.SRTYPE ("SYNC" ) // Set/Reset type: "SYNC" or "ASYNC"
) IDDR_ctrl (
.Q1 (data_en ), // 1-bit output for positive edge of clock
.Q2 (data_err ), // 1-bit output for negative edge of clock
.C (rx_clk ), // 1-bit clock input
.CE (1'b1 ), // 1-bit clock enable input
.D (rx_ctrl ), // 1-bit DDR data input
.R (~rst_n ), // 1-bit reset
.S (1'b0 ) // 1-bit set
);
genvar i;
generate
for (i = 0; i < 4; i = i+1) begin
IDDR #(
.DDR_CLK_EDGE ("OPPOSITE_EDGE" ), // "OPPOSITE_EDGE", "SAME_EDGE"
// or "SAME_EDGE_PIPELINED"
.INIT_Q1 (1'b0 ), // Initial value of Q1: 1'b0 or 1'b1
.INIT_Q2 (1'b0 ), // Initial value of Q2: 1'b0 or 1'b1
.SRTYPE ("SYNC" ) // Set/Reset type: "SYNC" or "ASYNC"
) IDDR_ctrl (
.Q1 (data[i] ), // 1-bit output for positive edge of clock
.Q2 (data[4+i] ), // 1-bit output for negative edge of clock
.C (rx_clk ), // 1-bit clock input
.CE (1'b1 ), // 1-bit clock enable input
.D (rx_data[i] ), // 1-bit DDR data input
.R (~rst_n ), // 1-bit reset
.S (1'b0 ) // 1-bit set
);
end
endgenerate
always @(posedge rx_clk or negedge rst_n)
if(rst_n == 1'b0)
gb_rx_data <= 8'd0;
else
gb_rx_data <= data;
always @(posedge rx_clk or negedge rst_n)
if(rst_n == 1'b0)
gb_rx_data_err <= 1'b0;
else
gb_rx_data_err <= data_err;
always @(posedge rx_clk or negedge rst_n)
if(rst_n == 1'b0)
gb_rx_data_en <= 1'b0;
else
gb_rx_data_en <= data_en;
endmodule
oddr_ctrl模块
`timescale 1ns / 1ps
// *********************************************************************************
// Project Name : OSXXXX
// Author : zhangningning
// Email : nnzhang1996@foxmail.com
// Website :
// Module Name : oddr_ctrl.v
// Create Time : 2020-03-17 09:56:53
// Editor : sublime text3, tab size (4)
// CopyRight(c) : All Rights Reserved
//
// *********************************************************************************
// Modification History:
// Date By Version Change Description
// -----------------------------------------------------------------------
// XXXX zhangningning 1.0 Original
//
// *********************************************************************************
module oddr_ctrl(
//System Interfaces
input rst_n ,
//Gigbit Interfaces
output wire [ 3:0] tx_data ,
output wire tx_data_ctrl ,
output wire tx_clk ,
//Communication Interfaces
input [ 7:0] gb_tx_data ,
input gb_tx_data_en ,
input gb_tx_data_err ,
input gb_tx_clk
);
//========================================================================================
//**************Define Parameter and Internal Signals**********************************
//========================================================================================/
//========================================================================================
//************** Main Code **********************************
//========================================================================================/
ODDR #(
.DDR_CLK_EDGE ("SAME_EDGE" ), // "OPPOSITE_EDGE" or "SAME_EDGE"
.INIT (1'b0 ), // Initial value of Q: 1'b0 or 1'b1
.SRTYPE ("SYNC" ) // Set/Reset type: "SYNC" or "ASYNC"
) ODDR_ctrl (
.Q (tx_data_ctrl ), // 1-bit DDR output
.C (gb_tx_clk ), // 1-bit clock input
.CE (1'b1 ), // 1-bit clock enable input
.D1 (gb_tx_data_en ), // 1-bit data input (positive edge)
.D2 (gb_tx_data_err ), // 1-bit data input (negative edge)
.R (~rst_n ), // 1-bit reset
.S (1'b0 ) // 1-bit set
);
ODDR #(
.DDR_CLK_EDGE ("SAME_EDGE" ), // "OPPOSITE_EDGE" or "SAME_EDGE"
.INIT (1'b0 ), // Initial value of Q: 1'b0 or 1'b1
.SRTYPE ("SYNC" ) // Set/Reset type: "SYNC" or "ASYNC"
) ODDR_clk (
.Q (tx_clk ), // 1-bit DDR output
.C (gb_tx_clk ), // 1-bit clock input
.CE (1'b1 ), // 1-bit clock enable input
.D1 (1'b1 ), // 1-bit data input (positive edge)
.D2 (1'b0 ), // 1-bit data input (negative edge)
.R (~rst_n ), // 1-bit reset
.S (1'b0 ) // 1-bit set
);
genvar i;
generate
for (i = 0; i < 4; i = i+1) begin
ODDR #(
.DDR_CLK_EDGE ("SAME_EDGE" ), // "OPPOSITE_EDGE" or "SAME_EDGE"
.INIT (1'b0 ), // Initial value of Q: 1'b0 or 1'b1
.SRTYPE ("SYNC" ) // Set/Reset type: "SYNC" or "ASYNC"
) ODDR_data (
.Q (tx_data[i] ), // 1-bit DDR output
.C (gb_tx_clk ), // 1-bit clock input
.CE (1'b1 ), // 1-bit clock enable input
.D1 (gb_tx_data[i] ), // 1-bit data input (positive edge)
.D2 (gb_tx_data[4+i] ), // 1-bit data input (negative edge)
.R (~rst_n ), // 1-bit reset
.S (1'b0 ) // 1-bit set
);
end
endgenerate
endmodule
测试模块的设计
tb_gigbit模块
`timescale 1ns / 1ps
`define CLOCK 8
// *********************************************************************************
// Project Name : OSXXXX
// Author : zhangningning
// Email : nnzhang1996@foxmail.com
// Website :
// Module Name : tb_gigbit.v
// Create Time : 2020-03-17 10:25:11
// Editor : sublime text3, tab size (4)
// CopyRight(c) : All Rights Reserved
//
// *********************************************************************************
// Modification History:
// Date By Version Change Description
// -----------------------------------------------------------------------
// XXXX zhangningning 1.0 Original
//
// *********************************************************************************
module tb_gigbit;
reg sclk ;
reg rst_n ;
reg [ 7:0] gb_tx_data ;
reg gb_tx_data_en ;
reg gb_tx_clk ;
wire [ 3:0] tx_data ;
wire tx_data_ctrl ;
wire tx_clk ;
wire phy_rst_n ;
initial begin
rst_n <= 1'b0;
gb_tx_clk = 1'b0;
sclk = 1'b0;
#(100*`CLOCK)
rst_n <= 1'b1;
end
always #(`CLOCK/2) gb_tx_clk = ~gb_tx_clk;
always #(10) sclk = ~sclk;
initial begin
gb_tx_data <= 8'd0;
gb_tx_data_en <= 1'b0;
@(posedge phy_rst_n)
#(1000*`CLOCK)
gen_data();
#(1000*`CLOCK)
gen_data();
end
task gen_data;
integer i ;
begin
i = 0;
for(i = 0;i < 100;i = i+1)begin
@(posedge gb_tx_clk);
gb_tx_data_en <= 1'b1;
if(i < 7)
gb_tx_data <= 8'h55;
else if(i == 7)
gb_tx_data <= 8'hd5;
else
gb_tx_data <= i;
end
@(posedge gb_tx_clk);
gb_tx_data <= 8'h0;
gb_tx_data_en <= 1'b0;
end
endtask
oddr_ctrl oddr_ctrl_inst(
//System Interfaces
.rst_n (rst_n ),
//Gigbit Interfaces
.tx_data (tx_data ),
.tx_data_ctrl (tx_data_ctrl ),
.tx_clk (tx_clk ),
//Communication Interfaces
.gb_tx_data (gb_tx_data ),
.gb_tx_data_en (gb_tx_data_en ),
.gb_tx_data_err (1'b0 ),
.gb_tx_clk (gb_tx_clk )
);
gbit_top gbit_top_inat(
//System Interfaces
.sclk (sclk ),
.rst_n (rst_n ),
//Gigbit Interfaces
.phy_rst_n (phy_rst_n ),
.rx_data (tx_data ),
.rx_ctrl (tx_data_ctrl ),
.rx_clk (tx_clk )
);
endmodule
仿真测试结果
程序的仿真测试结果如下：
上面的实验我们将ODDR与IDDR联合起来进行相应的仿真，仿真结果也证明了我们千兆网发送与接收模块单双沿变化的正确性。
总结
创作不易，认为文章有帮助的同学们可以关注、点赞、转发支持。（工程也都在群中）对文章有什么看法或者需要更近一步交流的同学，可以加入下面的群：
最后
以上就是糊涂酒窝为你收集整理的VIVADO IDDR与ODDR原语的使用项目简述IDDR与ODDR的简述RGMII时序简述千兆网输入与输出模块的设计测试模块的设计仿真测试结果总结的全部内容，希望文章能够帮你解决VIVADO IDDR与ODDR原语的使用项目简述IDDR与ODDR的简述RGMII时序简述千兆网输入与输出模块的设计测试模块的设计仿真测试结果总结所遇到的程序开发问题。
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