概述
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锁存器
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锁存器(閂鎖器)是一種在非同步时序邏輯電路系統中用來儲存資訊的一種電子電路。一個锁存器可以儲存一位元的資訊。锁存器通常會有多個一起出現，有些會有特別的名稱，像是 '4位锁存器' (可以儲存四個位元)和 '8位锁存器' (可以儲存八個位元)。
SR锁存器(鎖存/閂鎖)
最簡單的锁存器是 SR锁存器，S 表示 '設定(set)'，R 表示 '重設(Reset)'。這種锁存器是由一對相互交錯的 NAND (負向的AND邏輯閘)邏輯閘組成。儲存的位元是在輸出的地方用Q表示。
一般來說，在存儲模式中，輸入及的電壓都是高的，邏輯上的1(邏輯一)(換句話說，S及R是的電壓應該是低，邏輯上的0(邏輯零))，而輸出Q及則維持其原有的數值，其中為Q的相反。但當(重設)被設定為邏輯零而是邏輯一的時候，輸出Q就會變成邏輯一。之後無論是否回復到邏輯一，Q亦會維持邏輯一的狀態。另一方面，如果(重設)被設定為邏輯零而是邏輯一的時候，輸出Q就會變成邏輯零。同樣地，無論是否回復到邏輯一，Q亦會維持邏輯零的狀態。要注意一點就是及都不可以同一時間為邏輯上的0，故我們要在設計上避免這一個情況出現。
| SR锁存器真值表 (注意:這裡用的是S及R，而非文中的及) | ||||
| S | R | Q | Qnext | 解釋 |
| 0 | 0 | 0 | 0 | 維持 |
| 0 | 0 | 1 | 1 | 維持 |
| 0 | 1 | 0 | 0 | 重設 |
| 0 | 1 | 1 | 0 | 重設 |
| 1 | 0 | 0 | 1 | 設定 |
| 1 | 0 | 1 | 1 | 設定 |
| 1 | 1 | 0 | - | 不允許 |
| 1 | 1 | 1 | - | 不允許 |
门控D锁存器
门控D锁存器由SR锁存器扩展而成，增加了两个与门，一个非门和两个输入：数据(D)及门控(G)。S输入端被设置为D AND G，同时R输入端被设置为 AND G。当G为低电平（0）时，输出保持不变（换言之， Qnext等于Q）。当G为高电平（1）时，输出（Q）与D相同。
| 门控D锁存器真值表 | ||||
| G | D | Q | Qnext | 备注 |
| 0 | 0 | 0 | 0 | 保持 |
| 0 | 0 | 1 | 1 | 保持 |
| 0 | 1 | 0 | 0 | 保持 |
| 0 | 1 | 1 | 1 | 保持 |
| 1 | 0 | 0 | 0 | 置数 |
| 1 | 0 | 1 | 0 | 置数 |
| 1 | 1 | 0 | 1 | 置数 |
| 1 | 1 | 1 | 1 | 置数 |
主从触发器
主从D触发器
下图是主从D触发器的逻辑图及逻辑符号。主从D触发器由两个钟控RS锁存器和两个非门构成。图上上面的锁存器为从锁存器(Slave Latch),下面的称为主锁存器(Master Latch)。时钟信号直接加在主锁存器，反相信号加在从锁存器。整个触发器的输入为D，输出为两个互补的输出Q和/Q。
下面我们讨论一下其工作过程：
主从JK触发器
主从JK触发器同样由两个钟控的RS锁存器构成，下面的为主锁存器，上面为从锁存器。 通过对上面的逻辑图进行分析不难得到下表所示的状态转移真值表（特征表）： J K Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 由上面的特征可写出下式的特征方程： Qn+1=J/Qn+/KQn 除了上面的特征方程、状态转移真值表之外，触发器的状态通常还使用下图所示的状态转移图来描述。 主从JK触发器一次变化现象* 主从JK触发器在得到上面特征表时，其假设的前提条件是：CP=0时，JK的状态保持不变，因此时脉冲的下降沿从锁存器所得到的状态时时钟上升沿时主锁存器接收的状态。若CP=1时，JK状态不能保持不变，这时结果就如下图所示： 从上面图上可以看出：在时钟脉冲作用期间，J,K的变化可能引起主锁存器状态的变化，但只能改变一次。当Q=0时，只有J的变化可以使Y变化,即由0变为１，且只能变化一次；当Q=1时，只有K变化才能使Y发生变化，即由1变0，且也仅能一次。这种现象为主从触发器的一次翻转现象。 实用主从JK触发器 下面以7472为例来介绍具体的主从JK触发器，其主要的内部电路结构与上面讲到的一致，但其输入JK通常会引出多个脚，并且增加了/RD,/SD两个端，从而可以方便地对触发器的状态进行预置。下面是其逻辑符号及功能表。 7472功能表
以上缺少部分图片，后续补上。
最后
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