1. 首页
  2. 文章中心
  3. 数电

quartus仿真4：74194构建环型计数器以上分析出现重大问题，反复核对，我发现我把输出管脚标反了

225 阅读 0 评论
我是靠谱客的博主 健忘砖头，这篇文章主要介绍quartus仿真4：74194构建环型计数器以上分析出现重大问题，反复核对，我发现我把输出管脚标反了，现在分享给大家，希望可以做个参考。

  • 寄存器是数字系统中用来存放数据或运算结果的一种常用逻辑器件

    • 接收数据、保存数据和传送数据
    • 左、右移位
    • 串、并输入
    • 串、并输出
    • 预置、清零

  • 74194是通用4位移位寄存器，S0和S1控制四选一的多路复用器，异步清零
    在这里插入图片描述

  • 上面功能表疑似有问题
    在这里插入图片描述

  • 欢迎探讨
    在这里插入图片描述

  • 移位寄存器构建环型模4计数器，数据表来自德州仪器
    在这里插入图片描述

  • 问题：电路受到干扰后无法进行自校正
    在这里插入图片描述

  • 鼠标选中波形上的一段设为1便可实现单脉冲的设置，仿真波形如图所示
    在这里插入图片描述

以上分析出现重大问题，反复核对，我发现我把输出管脚标反了

在这里插入图片描述

  • 修改后与PPT内数的显示顺序保持一致
    在这里插入图片描述

  • 自校正版本，中间连线出现一个问题，连线错误导致仿真结果出错
    在这里插入图片描述

  • 单个0循环的自校正
    在这里插入图片描述

最后

以上就是健忘砖头最近收集整理的关于quartus仿真4：74194构建环型计数器以上分析出现重大问题，反复核对，我发现我把输出管脚标反了的全部内容，更多相关quartus仿真4：74194构建环型计数器以上分析出现重大问题内容请搜索靠谱客的其他文章。

本图文内容来源于网友提供，作为学习参考使用，或来自网络收集整理，版权属于原作者所有。
点赞(149)

相关文章

FPGA｜设计计数器实现0到M循环计数
FPGA｜设计计数器实现0到M循环计数
8位串入并出移位寄存器的Verilog描述
8位串入并出移位寄存器的Verilog描述
quartus软件设计实现8位二进制乘法器电路
quartus软件设计实现8位二进制乘法器电路
数字IC学习笔记（7）边沿检测，计数器，移位寄存器
数字IC学习笔记（7）边沿检测，计数器，移位寄存器
quartus仿真4：74194构建环型计数器以上分析出现重大问题，反复核对，我发现我把输出管脚标反了
quartus仿真4：74194构建环型计数器以上分析出现重大问题，反复核对，我发现我把输出管脚标反了
数字电路基础与Quartus-ll入门一、Quartus-ll
数字电路基础与Quartus-ll入门一、Quartus-ll
Altera（Quartus） IP核 ALTDDIO_IN、ALTDDIO_OUT（双倍数据速率I/O，DDIO）的使用和仿真1、前言2、ALTDDIO_IN  IP核3、ALTDDIO_OUT  IP核4、参考
Altera（Quartus） IP核 ALTDDIO_IN、ALTDDIO_OUT（双倍数据速率I/O，DDIO）的使用和仿真1、前言2、ALTDDIO_IN  IP核3、ALTDDIO_OUT  IP核4、参考
Quartus ii 关于波形仿真
Quartus ii 关于波形仿真

评论列表共有 0 条评论

立即
投稿
返回
顶部