概述
wire clk,rstn;
wire din;
reg din_delay;
wire pulse;
assign pulse = din & (!din_dly);
always @(posedge clk or negedge rstn)
if(!rstn)
din_dly <= 1'b0;
else
din_dly <= din;
计数器
module counter(
input wire en,
output reg [3:0] cnt,
input wire clk,
input wire rstn
);
always @(posedge clk or negedge rstn)
if(!rstn)
cnt <= 0;
else if(en)
cnt <= cnr + 1;
endmodule移位寄存器
reg [3:0] sf;
always @(posedge clk) begin
sf <= {sf[2:0],din};
end最后
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