always块中时序逻辑 negedge rst_n和posedge rst实际电路

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我是靠谱客的博主顺心砖头，最近开发中收集的这篇文章主要介绍always块中时序逻辑 negedge rst_n和posedge rst实际电路，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

对于时序逻辑中的negedge rst_n和posedge rst复位，实际的电路是什么样呢？实际上由于不同的工艺库下不一定有直接对应DFF，所以很可能就是一个DFF+复位通路上一个INV组成。根据不同的复位信号和复位值的组合有以下4中情况：

1.低复位，复位值为0

2.低复位，复位值为1

3.高复位，复位值为0

4.高复位，复位值为1

我们以TSMC 7NM工艺库为例，由于该库中只存在以下两种stdcell

SDFSYNC1RPQD1xxxxxVT ：高复位，复位值为0

SDFSYNC1SNQD1xxxxxVT：低复位，复位值为1

可参考：

tsmc 7nm工艺下用做syncCell的stdCell介绍_cy413026的博客-CSDN博客

所以对于下面的4个dff，只有b_0和a_1可以直接map到stdCell

而对于a_0和b_1,最终结果如下：


SDFSYNC1RPQD1xxxxxULVT UI_sync(.D(d), .SI(1'b0), .SE(1'b0), .CP(clk), .CD(~rst_n), .Q(a_0));
SDFSYNC1SNQD1xxxxxULVT UI_sync(.D(d), .SI(1'b0), .SE(1'b0), .CP(CLK), .SDN(~rst), .Q(b_1));

即在选择cell类型时以复位值为参考，复位信号极性不满足时，取反。

always @(posedge clk or negedge rst_n) begin
    if (rst_n == 1'd0) begin
        a_0 <= 1'd0;
        a_1 <= 1'd1;
    end
    else begin
        a_0 <= xxx;
        a_1 <= xxx;
    end
end

always @(posedge clk or posedge rst) begin
    if (rst_n == 1'd0) begin
        b_0 <= 1'd0;
        b_1 <= 1'd1;
    end
    else begin
        b_0 <= xxx;
        b_1 <= xxx;
    end
end

通过综合发现SDF前复位信号进入CD/SDN的取反都是用的普通INV cell，所以对于复位信号来说普通取反问题不大，但是这些取反只是在SDF之前的，如果是在RST Tree上最好还是用专用的INV cell，这样可以保证transition更快。