1. 首页
  2. 文章中心
  3. verilog

【verilog语法】always@(*)自动添加敏感变量列表

107 阅读 0 评论
我是靠谱客的博主 专一诺言，最近开发中收集的这篇文章主要介绍【verilog语法】always@(*)自动添加敏感变量列表，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

verilog 里面，always和always@(*)有区别吗？

  • 一般always@(*)是指里面的语句是组合逻辑的。always@后面内容是敏感变量，always@(*)里面的敏感变量为*，意思是说：敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑。

  • 如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行。比如testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成 always #20 CLK_50Mhz = ～CLK_50Mhz;

最后

以上就是专一诺言为你收集整理的【verilog语法】always@(*)自动添加敏感变量列表的全部内容，希望文章能够帮你解决【verilog语法】always@(*)自动添加敏感变量列表所遇到的程序开发问题。

如果觉得靠谱客网站的内容还不错，欢迎将靠谱客网站推荐给程序员好友。

本图文内容来源于网友提供，作为学习参考使用，或来自网络收集整理，版权属于原作者所有。
点赞(71)

相关文章

FPGA学习笔记（FPGA基础知识）
FPGA学习笔记（FPGA基础知识）
我的 FPGA 学习历程（15）—— Verilog 的 always 语句综合
我的 FPGA 学习历程（15）—— Verilog 的 always 语句综合
verilog-always*的相关使用always（*）使用
verilog-always*的相关使用always（*）使用
always模块的使用方法
always模块的使用方法
【verilog语法】always@(*)自动添加敏感变量列表
【verilog语法】always@(*)自动添加敏感变量列表
FPGA实践笔记(七)—verilog组合逻辑描述用assign或者always@(*)
FPGA实践笔记(七)—verilog组合逻辑描述用assign或者always@(*)
今日说“法”：paramter 、localparam的小“秘密”
今日说“法”：paramter 、localparam的小“秘密”
（2）打两拍verilog描述
（2）打两拍verilog描述

评论列表共有 0 条评论

立即
投稿
返回
顶部