Verilog专题（九）DFF、Dlatch、JK flip-flop前言D flip-flopsD LatchJK flip-flop微信公众号

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我是靠谱客的博主激动小蝴蝶，这篇文章主要介绍Verilog专题（九）DFF、Dlatch、JK flip-flop前言D flip-flopsD LatchJK flip-flop微信公众号，现在分享给大家，希望可以做个参考。

前言

对于verilog的学习，这里推荐一个比较好的实践网站HDLBits：https://hdlbits.01xz.net/wiki/Main_Page

本系列记录一些我觉得有价值的题目，希望通过这些题目可以对verilog更加熟练。

D flip-flops

D触发器根据复位的不一样可以分为同步复位DFF和异步复位DFF，之间的区别就是复位信号是否在敏感列表中。

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同步复位DFFmodule top_module (    input clk,    input reset,            // Synchronous reset    input [7:0] d,    output [7:0] q);    always@(posedge clk)begin        if(reset) q=0;        else q=d;    endendmodule异步复位DFFmodule top_module(  input clk,  input [7:0] d,  input areset,  output reg [7:0] q);    always @(posedge clk or posedge areset)    if (areset)      q <= 0;    else      q <= d; endmodule

D Latch

锁存器是电平触发，高电平跟随，低电平保持。

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module top_module (    input d,     input ena,    output q);        always@(ena)begin        if(ena)q=d;    end    endmodule

JK flip-flop

J	K	Q
0	0	Qold
0	1	0
1	0	1
1	1	~Qold

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module top_module (    input clk,    input j,    input k,    output Q);    always@(posedge clk) begin        if(~j & ~k) Q <= Q;        else if(j&k) Q <= ~Q;        else if(~j & k) Q <= 0;        else Q <= 1;    endendmodule