【数字电路】Verilog HDL学习笔记

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我是靠谱客的博主任性季节，这篇文章主要介绍【数字电路】Verilog HDL学习笔记，现在分享给大家，希望可以做个参考。

always @ （a or b or c）//只要a，b和c，若有一个变化时，就执行下面的语句
	语句;

wire nsl, sela, selb    //定义内部连接线
	assign nsl = ~sl;        //求反
	assign sela = a&nsl;     //按位与运算
	assign selb = b&sl;      //按位与运算
	assign out = sela | selb;//按位或运算

//保留字 数 模块名称（输出，输入）
	not    u1(nsl, sl);//非门，输入输出无延时，输出sl，输入nsl
	and #1 u2(sela, a, nsl);//与门，输入输出延时1个单位，输出sela，输入a和nsl
	and #1 u3(selb, b, sl);//与门，输入输出延时1个单位，输出selb，输入b和sl
	or  #1 u4(out, sela, selb);//或门，输入输出延时1个单位，输出out，输入sela和selb