verilog设计过程寄存器使用#1的问题verilog代码中使用#1延迟结论与建议

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我是靠谱客的博主舒适墨镜，最近开发中收集的这篇文章主要介绍verilog设计过程寄存器使用#1的问题verilog代码中使用#1延迟结论与建议，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

verilog代码中使用#1延迟

有这样子的一种“神话”，为了修正非阻塞赋值的问题，要求加上#1 delay。因此在一般的非阻塞赋值中经常会看到#1的延迟，工程师的解释是为了防止非阻塞赋值奔溃。实际上，加不加#1都不会导致非阻塞赋值奔溃！在非阻塞赋值的RHS加#1延迟，既有好的原因，也有很多坏的原因。

好的原因1：在非阻塞赋值上加#1，输出变化会有一个时间单位的延迟，便于查看波形。例如，看一下下面的寄存器模型：

`timescale 1ns/1ns
module	delay_test ( q , d , clk , rst_n);
	input     clk , rst_n;
	input               d;
	output      reg     q;
	always@(posedge clk or negedge rst_n) begin
		if(!rst_n)	q <= #1 1'b0 ;
		else	    q <= #1 d    ;
	end
endmodule

这个模型在posedge clk之后或在negedge rst_n之后让输出延迟1时间单位（1ns）。这个延迟有效地实现了1ns的clk-to-q 或者rst-to-q 的延迟，查看波形时更容易理解，因为这个延迟让我们更容易理解波形。波形上的小延迟也可以让人更容易地看到时序逻辑输出在时钟沿之前的值，通过把波形查看工具的一条竖线放在时钟沿上，在波形工具左侧就会把每个信号对应的值显示出来，然后把竖线移动到时钟沿1ns之后的位置，就可以看到因为时钟信号更改后的值。

好的原因2：许多高性能触发器的hold时间是在0~800ps之间。在那些驱动门级模型的RTL模型上加上#1延迟后，通常就可以修正很多与RTL和门级混合仿真相关的问题。当然也有例外，例如门级模型要求的hold时间大于1ns，或者时钟树偏差大于1ns。

坏的原因1：Verilog非阻塞赋值会奔溃吗？这是错误的！即使没有#1的延迟，非阻塞赋值也会工作得很好。如果在不知道添加延迟原因的情况下在非阻塞赋值上添加#1延迟，那么有可能会陷入到与RTL和门级混合仿真相关的问题中，例如门级模型要求的hold时间大于1ns，或者时钟树偏差大于1ns，你的仿真就会失败。

坏的原因2：仿真器对于高速cycle-based的仿真具有内在的优化（Build-in optimization），但是在非阻塞赋值加上#1延迟后，仿真器的运行速度就会明显地变慢。在对没有延迟的非阻塞赋值和带有延迟的非阻塞赋值做了仿真性能上的对比，发现带有延迟的非阻塞赋值对仿真性能有很大的影响。