数电、第五章

一、组合电路的内容：
~组合逻辑的特点
~组合逻辑电路的分析与设计方法
~常见的组合逻辑电路的使用
~组合逻辑的竞争与冒险
~编码器、译码器、数据选择器、加法器
二、用于记忆的1位二进制信号
1.有两个能自行保持的状态
2.根据输入的信号可以置0或1
三、分类
1.按触发方式（电平、脉冲、边沿）
2.按逻辑功能（RS、JK、D、T）
四、RS触发器/RS锁存器
或非门：
与非门：
S为置位端（保证$R_D{S}_D=0$，或非门实现）
当$S=1$时，$Q^{\prime }=1$，$Q=0$，$R=1$。
当$S=0$时，$Q^{\prime }=0$，$Q=1$，$R=0$。
当$S=1$，$R=1$时，保持原状态。
当$S=0$，$R=0$时，出现竞争，矛盾。
动作特点
在任何时刻，输入都能直接改变输出的状态。
五、电平触发的SR触发器
1.电路结构原理
控制门+基本与或SR锁存器。
只有触发信号CLK到达，S和R才起作用。

2.动作控制
在CLK=1的全部时间里，S和R的变化都将引起输出状态的变化。
异步触发

$R_D^{\prime }$与$S_D^{\prime }$直接控制置位端
不受CLK信号控制。

六、D触发器
逻辑图：
可以由数据选择器改造而成。
脉冲触发的触发器
1.电路结构，主从结构

主从SR触发器
1）clk=1时，"主"按S，R翻转，"从"保持
2）clk下降沿到达时，"主"保持，"从"根据"主"的状态翻转。所以每个clk周期，输出状态只可能改变一次。
七、主从JK触发器

为解除约束，即使出现S=R=1的情况，Q*也是确定的。
(1)若J=1，K=0时，clk=1时
$$\{\begin{array}{ll}{Q}^{\ast }=1,& \text{主保持1}\\ Q^{\ast }=0,& \text{主=1}\end{array}\Rightarrow clk=\downarrow ,从=1$$
(2)若J=0，K=1时，clk=1时
$$\{\begin{array}{ll}{Q}^{\ast }=1,& \text{主=0}\\ Q^{\ast }=0,& \text{主保持1}\end{array}\Rightarrow clk=\downarrow ,从=0$$
(3)若J=0，K=0时，clk=1时
$$\{\begin{array}{l}{Q}^{\ast }=1,\\ Q^{\ast }=0,\end{array}主保持\Rightarrow clk=\downarrow ,从保持$$
(4)若J=1，K=1时，clk=1时
$$\{\begin{array}{ll}{Q}^{\ast }=1,& \text{主置0}\\ Q^{\ast }=0,& \text{主置1}\end{array}\Rightarrow clk=\downarrow ,从=(O^{\ast }{)}^{\prime }$$
八、脉冲触发方式的动作特点
1.分两步动作：
第一步clk=1时,"主"接收信号，"从"保持。
第二步clk=$\downarrow$时，"从"按"主"状态翻转，输出状态只能改变一次。

2.主从"SR",主为同步SR，clk=1的全部时间
输入信号对主都起控制作用，但主从JK在clk电平期间，"主"只可能翻转一次。所以clk=期间里输入发生变化时，要找clk$\downarrow$前，Q最后的状态，决定$Q^{\ast }$。

当Q=0时，只允许J=1的信号进入主触发器
当Q=1时，只允许K=1的信号进入主触发器

九、边沿触发的触发器
1.为了提高可靠性，增强干扰能力，希望触发器的次太仅取决于clk的下降沿（或上升沿）到来时的输入信号状态，与在此前，后输入的状态没有关系。

2.SR触发器
(1)定义：凡在时钟信号作用下，具有如下功能的触发器称为SR触发器。

(2)特性方程
$Q^{n+1}=S+R^{\prime }{Q}^n$
约束条件：SR=0；

(3)状态转换图

(4)符号

3.JK触发器
(1)定义，凡在时钟信号作用下，具有如下功能的触发器称为JK触发器。

(2)特性方程
$$Q^{n+1}=J{Q}^n{}^{\prime }+K^{\prime }{Q}^n$$
(3)转态转换图

(4)符号

4.T触发器
(1)定义，凡在时钟信号作用下，具有如下功能的触发器称为T触发器。

(2)特性方程
$$Q^{n+1}=T⨂Q$$
(3)状态转换图

(4)符号

5.D触发器
(1)定义，凡在时钟信号作用下，具有如下功能的触发器称为D触发器。

(2)特性方程
$$Q^{n+1}=D$$
(3)状态转换图

(4)符号

十、时序逻辑电路的分析方法
1.时序逻辑电路的特点
~功能上：任一时刻的输出不取决于该时刻的输入，还有电路的原来状态有关
~结构上：包含储存电路和组合电路、存储器状态和输入变量共同决定输出
2.时序电路的一般结构形式与功能描述方法
~用三个方程组来描述
1）驱动方程：输入方程
2）状态方程：将驱动方程代入$Q^{n+1}$与$Q^n$的特性方程，得到状态方程
3）输出方程：Y与Q的关系
3.时序电路的分类
1）同步时序电路与异步时序电路
同步：存储电路中所有触发器的时钟使用统一的clk,状态变 化发生在同一时刻。
异步：没有统一的clk,触发器状态的变化有先有后。
2） Mealy型和Moore型
Mealy型： 不仅取决于电路原来的状态而且取决于电路的输入。
Moore型：仅取决于电路原来的状态。
同步时序电路的分析方法分析：
找出给定时序电路的逻辑功能，即找出在输入和CLK作用下，电路的次态和输出。
一般步骤：
①从给定电路写出存储电路中每个触发器的驱动方程 （输入的逻辑式），得到整个电路的驱动方程。
②将驱动方程代入触发器的特性方程，得到状态方程。
③从给定电路写出输出方程。




十一、寄存器和移位寄存器
1、寄存器
①用于寄存一组二值代码，N位寄存器由N个触发器组成， 可存放一组N位二值代码。
②只要求其中每个触发器可置1，置0。

2、移位寄存器（代码在寄存器中左/右移动）


3、计数器
1）•用于计数、分频、定时、产生节拍脉冲等
•分类：按时钟分，同步、异步
按计数过程中数字增减分，加、减和可逆
按计数器中的数字编码分，二进制、二-十进 制和循环码…
按计数容量分，十进制，六十进制…
2）同步计数器 1.同步二进制计数器
①同步二进制加法计数器 原理：根据二进制加法运算规则 可知：在多位二进制数末位 加1，若第i位以下皆为1时， 则第i位应翻转。由此得出规律，若用T触发器构成 计数器，则第i位触发器输入 端Ti的逻辑式应为：$T_i=Q_{i-1}{Q}_{i-2}\cdot \cdot \cdot Q_0$，$T_0=1$


②同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进 制数末位减1，若第i位 以下皆为0时，则第i位 应翻转。由此得出规律，若用T触发器构成 计数器，则第i位触发器输入 端Ti的逻辑式应为：$T_i=Q_{i-1}{Q}_{i-2}\cdot \cdot \cdot Q_0$，$T_0=1$

③同步加减计数器
a.单时钟方式 加/减脉冲用同一输入端， 由加/减控制线的高低电平决定加/减 器件实例：74LS191（用T触发器）

b.双时钟方式 器件实例：74LS193（采用T’触发器，即T=1）
4. 同步十进制计数器 ①加法计数器 基本原理：在四位二进制计数器基础上修改， 当计到1001时，则下一个CLK电路状态回到0000。

5. 同步十进制计数器
①加法计数器 基本原理：在四位二进制计数器基础上修改， 当计到1001时，则下一个CLK电路状态回到0000。

②减法计数器 基本原理：对二进制减法计数 器进行修改，在0000时减 “1”后跳变为1001，然后 按二进制减法计数就行了。
③十进制可逆计数器 基本原理一致，电路只用到0000~1001的十个状态
实例模块（器件） 单时钟：74190,168 双时钟：74192
6. 异步计数器
1） 二进制计数器
①异步二进制加法计数器 在末位+1时，从低位到高 位逐位进位方式工作
原则：每1位从“1”变“0” 时，向高位发出进位， 使高位翻转


②异步二进制减法计数器 在末位-1时，从低位到高 位逐位借位方式工作。
原则：每1位从“0”变“1” 时，向高位发出进位， 使高位翻转


7. N > M 原理：计数循环过程中设法跳过N－M个状态。 具体方法：置零法


8. N < M ①M=N1×N2 先用前面的方法分别接成N1和N2两个计数器。
N1和N2间的连接有两种方式：
a.并行进位方式：用同一个CLK，低位片的进位输出作为高 位片的计数控制信号（如74160的EP和ET）
b.串行进位方式：低位片的进位输出作为高位片的CLK，两 片始终同时处于计数状态


9.M不可分解 采用整体置零和整体置数法：
先用两片接成M’> M 的计数器
然后再采用置零或置数的方法



十二、同步时序逻辑电路的设计方法 设计的一般步骤
1、逻辑抽象，求出状态转换图或状态转换表
2、 确定输入/输出变量、电路状态数。
3、 定义输入/输出逻辑状态以及每个电路状态的含意，并对电路状态 进行编号。
4、 按设计要求列出状态转换表，或画出状态转换图。

最后

以上就是野性柚子为你收集整理的数电、第五章的全部内容，希望文章能够帮你解决数电、第五章所遇到的程序开发问题。

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