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中国大学MOOC电子线路设计、测试与实验二网课答案

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2020-04-26 19:57

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中国大学MOOC电子线路设计、测试与实验二网课答案

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中国大学MOOC电子线路设计、测试与实验二网课答案

已知某verilog仿真测试文件时钟信号描述如下：parameter period = 10; always begin clk = 1'b0; #(period/2) clk = 1'b1; #(period/2); end且该verilog文件顶部有如下代码：`timescale 1us / 1ns，则模拟仿真时钟周期是

时序逻辑只能使用非阻塞逻辑

某次电路实验中，一同学按如下电路图连接电路，完成实验。其中d0，d1端为输入端，s0与s1为输出端。在实验过程中，该同学将d0与d1端分别外接至低电平与高电平，请你帮他预测一下，s0与s1端输出电平分别为：【图片】

用双踪示波器观察3个以上波形，分两次观测。具体做法如下,做法是正确的：【图片】

为减小频率计的测频误差，测频计数时间越短越好

6位7段数码管动态显示控制模块如图1，要求人眼看到所有数码管同时显示各个数码管各自对应的数字，数码管位选信号的扫描时钟频率约为多少【图片】

在利用卡诺图法进行化简时，对于无关项的处理，根据需要可以当“0”处理，也可当“1”处理

vhdl语言相对verilog语言更早成为国际标准

由于竞争冒险产生的干扰脉冲持续时间很短，用示波器观察不到。

有一双向移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数除以十进制数8，则需将该移位寄存器中的数左移3位，需要4个移位脉冲。

cmos 电路和 ttl 电路在使用时，不用的输入管脚可悬空。

一个5位二进制加法计数器，初始状态为00000，经过201个输入脉冲后，计数器的状态为

已知电路的当前状态q3q2q1q0为“1100”，74ls191具有异步置数的逻辑功能，请问在时钟作用下，电路的下一状态(q3q2q1q0)为【图片】

verilog 语言中对同一子模块实例化时模块端口可以位置关联和名称关联两种不同的方法混用

下面哪些工具可以用于描述组合逻辑电路的逻辑功能

下面哪个逻辑关系运算是复合逻辑运算

以下电路中常用于总线应用的有

三态门的三种状态分别为：高电平、低电平、不高不低的电压。

对于视频中的信号发生器，要把三角波输出调成近似锯齿波，需要调节( )旋钮

普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件

下列各种门电路中哪些不可以将输出端并联使用(输入端的状态不一定相同)

图示od门电路可以实现“线与”。【图片】

图示电路是可变进制计数器。试分析当控制变量a为0和1时，电路分别为 进制计数器【图片】

三态门的三种状态分别为：高电平、低电平、不高不低的电压

示波器稳定实时显示被测周期信号波形，基本前提是指定的( )信号与被测信号同源

在下图所示电路中，逻辑门gm输出的高、低电平符合voh ≥ 3.2v，vol ≤ 0.25v。所有的反相器均为74ls系列ttl电路，输入电流iil ≤ - 0.4ma，iih ≤ 20μa。vol ≤ 0.25v 时的输出电流的*大值为 iol(max) = 8ma，voh ≥ 3.2v 时的输出电流的*大值为 ioh(max) = -0.4ma，gm的输出电阻可忽略不计。计算gm可驱动的反相器的个数为【图片】

示数为68的瓷片电容的电容值为？

同步时序逻辑电路中的存储元件可以是任意类型的锁存器或触发器。

在下图所示电路中，逻辑门gm输出的高、低电平符合voh ≥ 3.2v，vol ≤ 0.25v。所有的反相器均为74ls系列ttl电路，输入电流iil ≤ - 0.4ma，iih ≤ 20μa。vol ≤ 0.25v 时的输出电流的*大值为 iol(max) = 8ma，voh ≥ 3.2v 时的输出电流的*大值为 ioh(max) = -0.4ma，gm的输出电阻可忽略不计。计算gm可驱动的反相器的个数为【图片】

当信号从视频中的信号发生器的同步输出口正常输出，且设备上的ttl灯亮，则其波形峰峰值约为

同步时序逻辑电路中所有触发器的时钟端应相连

非阻塞赋值使用符号()来表示

verilog 语言中对同一子模块实例化时模块端口可以既采用位置关联，也采用名称关联两种不同的方法混用

在veriloghdl的数字表达方式用，和十进制数127表示的数字相同的表达方式有

下面说法正确的是( 　)

在组合逻辑电路的设计中，下面哪些verilog hdl语句形式是可行的

always模块只能描述时序逻辑

下面哪种说法是正确的

现在定义了一个1位的加法器addbit(ci，a， b， co， sum)，模块的结果用表达式表示为{co， sub}=a+b+ci，其中a, b为两个加数，ci为来自低位的进位， sum为和， co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义：output [3:0] result; //4位输出结果 output carry; //进位输出 input [3:0] r1, r2; //两个4位加数 input ci; //来自低位的进位信号 wire [3:0] r1, r2, result; //线型类型定义 wire ci, c

示数为103的瓷片电容的电容值为？

三态门输出高阻状态时，下列说法正确的是()

下图的三个信号都是同源的，通过双路示波器同时观察cp和1q，触发源设置正确的是【图片】

10进制计数器模块在数字钟系统中可作为以下哪些模块的子模块

verilog 语法中，间隔符号主要包括

有竞争现象时一定会产生干扰脉冲

hdl在执行方式上总体是以并行的方式工作的

下面几种逻辑门中，可以用作双向开关的是

下面哪些逻辑关系运算是*基本的逻辑运算

可以通过新增以下哪些类型文件添加chipscope调试ip核()

电路如图所示。输入d3d2d1d0依次为 ，则电路构成模9计数器。【图片】

verilog语法中通过拼接运算符{ }来将两个小位宽的数据组合成大位宽的数据

某次电路实验中，一同学按如下电路图连接电路，完成实验。其中d0，d1端为输入端，s0与s1为输出端。在实验过程中，该同学将d0与d1端均外接至正电源，在输出端观测到s0与s1的输出电平均为逻辑高电平。请问输出结果是否正确，若不正确，可能的故障原因是？【图片】

veriloghdl的基本结构中通常需要进行模块范围的定义，veriloghdl的模块范围的定义的开始和结束方式是

某同学用jk触发器cc4027做*频电路实验时，将其中的直接置0端rd和直接置1端sd悬空，输出端q不会受到影响。

cmos数字集成电路与ttl数字集成电路相比的优点是()

verilog 语言引用的子模块可以是一个设计好的verilog 模块，也可以是别的hdl语言如vhdl语言设计的元件，还可以是ip核模块

在ise fpga开发流程中进行实现(implement)之前应该完成以下哪些步骤

assign语句只能描述组合逻辑

用双踪示波器观察3个以上波形，分两次观测,且示波器的触发源已经设置为ch2。做法是正确的：【图片】

6位7段数码管动态显示模块如图1，要求人眼看到所有数码管同时显示各自对应的数字，控制数码管位选信号的动态扫描时钟信号频率约为多少()【图片】

采用chipscope ila ip核观测计时、校时模块的分钟计数规律，触发时钟信号选择频率为1hz的秒信号，若需通过chipscope analyzer的窗口采集一次数据，完整地观测到分钟的计数规律，那么数据采集深度应该选择

比较两位二进制数【图片】和【图片】，当【图片】时输出f = 1，则f表达式是

在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述 assign out1=(sel & b)|(~sel & a)，这条语句对应的是课程讲解中的

74ls系列逻辑门电路的允许电源电压范围是

组合逻辑电路中的冒险是由于以下哪种原因造成的？

下面几种逻辑门中，可以用作双向开关的是

ttl或非门组成的逻辑电路如图所示，当输入为以下哪种状态时会出现冒险现象？【图片】

采用如下电路开展实验时，输出端按照q3,q2,q1,q0输出顺序，在状态为逻辑电平1100时，下一个出现的逻辑电平状态为？【图片】

如图74ls74xinpiande电源vcc，和gnd应该分别接【图片】

在ise fpga开发流程中进行实现(implement)之前应该完成以下哪些步骤

数字频率计设计示例中的测频计数模块共有多少个状态

在实验过程中，一同学按照如下电路图搭建电路完成实验。其中a，b端为输入端，l1、l2以及l3为输出端。若该同学在l3端测得输出电平为逻辑高电平。请你帮他判断一下，此时a，b端的输入电平可能分别为什么？【图片】

在利用卡诺图法进行化简时，必须使用*小项

veriloghdl中对于变量的定义一般有wire和reg两种，在下列描述中若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是

请使用cc40161及其它必要的逻辑门电路，设计并实现一个占空比为50%的*频电路，请问以下哪个电路能够完成设计要求？

always模块只能描述时序逻辑

如图，cc4027芯片的电源vdd，和vss应该分别接【图片】

veriloghdl语法中的关键词是区分大小写的

and是verilog语法中预先定义了的门级原型

视频中的3位半手持式万用表有四位显示，左边首位上若有数显示则必是

在全加器实验中，某同学按照如下电路图搭建电路，完成实验。其中a，b，c为输入端，sum以及co为输出端。在实验过程中，该同学将c输入端外接至正电源，请你帮他判断一下，以下关于a、b、sum以及co端输入输出电压情况的描述合理的有哪些？【图片】

本课程中，使用tek示波器，其acquire获取设定应尽量保持“平均值”模式

时序电路必须包含存储电路和组合逻辑电路。

veriloghdl的基本结构中通常需要进行模块范围的定义，veriloghdl的模块范围的定义的开始和结束方式是

在 ttl 电路中通常规定逻辑1电平额定值为 5v 。

时序逻辑只能使用非阻塞逻辑

某次电路实验中，一同学按如下电路图连接电路，完成实验。其中d0，d1端为输入端，s0与s1为输出端。在实验过程中，该同学观测到输出端s0，s1端输出电平分别为逻辑高电平，逻辑低电平。请问此刻电路输入端d0，d1电平可能分别为？【图片】

对于通常使用的普通无衰减，示波器通道 比设置必须保证为

一个5位二进制加法计数器，初始状态为00000，经过201个输入脉冲后，计数器的状态为

在某次电路试验中，一同学按照如下电路图搭建电路完成实验，其中a，b，c为输入端，f为输出端，各门电路引脚如图所示。实验过程中，他将b输入端外接到地，a，c输入未知，请你帮他判断一下，以下a、c、f端输入输出电平组合合理的是？【图片】

verilog中经常使用()来表示一个常量，用以提高程序的可读性，且经常用于定义变量的宽度

用触发器设计一个输出为1，3，8的电路，需要几个触发器

cc4011的中单个与非门多余入端的处理方法正确的是【图片】

三态门输出高阻状态时，下列说法正确的是

一个频率2khz，*大值0v，*小值-4v的三角波，其直流分量为

已知nexys4开发板外部时钟信号频率为100mhz，数字钟用来产生秒信号的时钟信号频率为1hz，若采用计数器对100mhz的外部时钟分频得到1hz的秒信号，请问该计数器至少需要多少位

面包板插板用信号连接线金属裸露的剥头长应为6~8mm

ttl oc门(集电极开路门)的输出端可以直接相连，实现线与。

数字芯片不用的管脚就无需连接了。

下面哪种说法是正确的

将某时钟频率为32mhz的cp变为4mhz的cp，需要个二进制计数器

分析如图 所示的计数器电路，说明这是几进制的计数器【图片】

一块通用面包板，公共条是三?四?*段连通型，那么这块板上*多有( )个插孔在内部是连通在一起的

veriloghdl语法中的关键词是区分大小写的

使用cc4027实现模4可逆法器时，用示波器观察信号的时候，触发斜率设置说法正确的是 【图片】

5.1k±5%欧姆的五环电阻的色环序列为

同步计数器和异步计数器比较，同步计数器的显著优点是工作速度快。这个说法正确吗？

同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路

verilog 语法中，间隔符号主要包括

在课程内容中，讲解过的正确的层次调用方法有

当信号从视频中的信号发生器的同步输出口正常输出，且设备上的ttl灯亮，则其波形峰峰值约为

在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述 assign out1=(sel & b)|(~sel & a)，这条语句对应的是课程讲解中的

数字频率计设计示例中的测频计数模块共有多少个状态()

下列各种门电路中哪些不可以将输出端并联使用(输入端的状态不一定相同)

时序逻辑电路特点中，下列叙述正确的是

verilog语法中通过拼接运算符{ }来将两个小位宽的数据组合成大位宽的数据

下面哪种说法是正确的

cmos 电路比 ttl 电路功耗大。

下面哪些逻辑关系运算是*基本的逻辑运算

视频中的3位半手持式万用表测量一可调电阻当前阻值，档位开关在欧姆区的2k档，显示为 .392，说明当前阻值是

74ls161构成分频电路如图所示，分频比为【图片】

示波器的自校准信号为 。

非阻塞赋值使用符号()来表示

6位7段数码管动态显示模块如图1，要求人眼看到所有数码管同时显示各自对应的数字，控制数码管位选信号的动态扫描时钟信号频率约为多少【图片】

关于cc4027说法正确的是【图片】

下面说法正确的是

计数器是数字电路中的基本逻辑部件，其功能是记录脉冲的个数

某同学在或非电路实验中，按照下图搭建电路，其中a，b，c为输入端，f为输出端。在实验过程中，f端输出为逻辑低电平，请问输入端a，b，c输入电平可能为以下哪种情况？【图片】

数字频率计中的bcd计数器模块的三个工作状态：清零、计数、和锁存状态中的锁存状态主要起什么作用

同步可预置数的可加/减4位二进制计数器74ls191芯片组成下图所示电路。各电路的计数长度m为多少？【图片】

veriloghdl中已经预先定义了的门级原型的符号有

数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现分为几层次

已知电路的当前状态q3q2q1q0为“1100”，74ls191具有异步置数的逻辑功能，请问在时钟作用下，电路的下一状态(q3q2q1q0)为【图片】

根据*简二进制状态表确定输出函数表达式时，与所选择的触发器类型无关。

示波器操作时，应适当调整( )让通道信号的波形显示横向扩展或压缩，保证屏幕上至少显示两个完整周期

在利用卡诺图法进行化简时，对于无关项的处理，根据需要可以当“0”处理，也可当“1”处理

普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。

对于ttl与非门闲置输入端的处理，可以()

计数器属于组合逻辑电路

分析下图所示电路，判断启动信号过后，电路输出q3q2q1q0的有效循环状态数为 。【图片】

and是verilog语法中预先定义了的门级原型

hdl在执行方式上总体是以并行的方式工作的

veriloghdl中已经预先定义了的门级原型的符号有

如下图所示，g1, g2, g3是74ls系列的oc门，输出管截止时的漏电流ioh = 100μa，输出低电平vol ≤ 0.4v允许的*大负载电流ilm = 8ma，g4, g5, g6为74ls系列与非门，其输入电流为iil ≤ - 0.4ma，iih ≤ 20μa。oc门的输出高、低电平应满足voh ≥ 3.2v，vol ≤ 0.4v。计算电路中上拉电阻rl的阻值*小值、*大值分别为【图片】

示波器通道耦合为直流耦合时，屏幕只显示信号中的直流分量

cmos 电路比 ttl 电路功耗大。

使用电阻只要用对电阻值就可以了。

cmos数字集成电路与ttl数字集成电路相比的优点是

如果示波器内外自检都正常，那么观测信号时就不必关心触发信源设置了。

现在定义了一个1位的加法器addbit(ci，a， b， co， sum)，模块的结果用表达式表示为{co， sub}=a+b+ci，其中a, b为两个加数，ci为来自低位的进位， sum为和， co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义:output [3:0] result; //4位输出结果output carry; //进位输出input [3:0] r1, r2; //两个4位加数inputci; //来自低位的进位信号wire[3:0] r1, r2, result; //线型类型定义wireci, carry, c1, c2

veriloghdl中对于变量的定义一般有wire和reg两种，若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是

视频中的信号发生器*大衰减选择档标值是60 hz。

一块通用面包板，公共条是三?四?*段连通型，那么这块板上*多有( )个插孔在内部是连通在一起的？

已知某verilog仿真测试文件时钟信号描述如下： parameter period = 10; always begin clk = 1'b0; #(period/2) clk = 1'b1; #(period/2); end且该verilog文件顶部有如下代码：`timescale 1us / 1ns，则模拟仿真时钟周期是()

计数器是数字电路中的基本逻辑部件，其功能是记录脉冲的个数

组合逻辑电路消除竞争冒险的方法是

电解电容使用时不仅要注意其电容值，还需要注意其极性与耐压值。

对于通过veriloghdl描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是

由与非门构成的一表决电路如图所示，其中a、b、c、d分别表示4个人，l = 1表示决议通过，分析4个人中谁的权力*大【图片】

在veriloghdl的数字表达方式用，和十进制数127表示的数字相同的表达方式有

vhdl语音相对verilog语言更早成为国际标准

下面哪种说法是正确

属于示波器边沿触发设定项目的是

某个电阻的色环序列为棕黑红棕，其电阻值为？

verilog 语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制。

在利用卡诺图法进行化简时，必须使用*小项

本课程中，如( )这些参数是用万用表来测的。

有如下一个描述电路的veriloghdl程序段always @ (a or b or c or d or tmp1 or tmp2) begin tmp1 <= a & b; tmp2 <= c | d; y <= tmp1 | tmp2; end初始值a=0， b=1， c=0， d=0， tmp1=0， tmp2=0， y=0 如果这个时候发生变化a=1， 请推算变化稳定后的 tmp 和 tmp2， y 的值是

通过veriloghdl描述电路的方式有

当ttl与非门的输入端悬空时相当于输入为逻辑1

0系列cmos器件的电源电压范围为

图示电路是可变进制计数器。试分析当控制变量a为0和1时，电路分别为 进制计数器。【图片】

示波器操作时，应适当调整( )让通道信号的波形显示横向扩展或压缩，保证屏幕上至少显示两个完整周期。

数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现分为几层次

assign语句只能描述组合逻辑

在对数字钟计时、校时模块进行仿真时，设秒信号的周期为10ns，若要观察24时制计数是否正确，那么在复位信号无效，计时使能信号有效的情况下，仿真需运行多长时间

0系列cmos器件的电源电压范围为

使用高级语句case描述电路时，default语句必须进行描述

数字万用表显示屏上出现h符号，并一直显示刚才的某个测量结果，无法正确显示新的测量情况，可以按一次power键还原为正常使用状态。

讲解中提到的vhdl和verilog 这两中hdl语言先后与1987年和1995年成为()标准

在数字电路实验中，通常信号发生器输出采用 。

下面哪个逻辑关系运算是复合逻辑运算

verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号是

在组合逻辑电路的设计中，下面哪些verilog hdl语句形式是可行的？

n进制计数器的每一种状态都被编码为对应的n位二进制整数

采用如下电路开展实验时，输出端按照q3,q2,q1,q0输出顺序，在状态为逻辑电平1100时，下一个出现的逻辑电平状态为【图片】

在 ttl 电路中通常规定逻辑1电平额定值为 5v 。

讲解中提到的vhdl和verilog 这两中hdl语言先后与1987年和1995年成为()标准

面包板插板用信号连接线金属裸露的剥头长应为6~8mm。

rigol示波器中要将波形显示切换成xy模式，是在水平控制菜单中的“时基”项。

分析如图 所示的计数器电路，说明这是几进制的计数器【图片】

对于通过veriloghdl描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是

在对输出逻辑表达式进行化简时，*简与或式一定是*简标准

当ttl与非门的输入端悬空时相当于输入为逻辑1。

verilog中经常使用()来表示一个常量，用以提高程序的可读性，且经常用于定义变量的宽度

关于触发电平的设置正确的说法是

关于74ls74触发器说法正确的是【图片】

以下电路中常用于总线应用的有

计数器属于组合逻辑电路

时序逻辑电路在结构上

组合逻辑电路设计中可以使用触发器

verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号分别是

下面哪个逻辑关系运算是复合逻辑运算？

示波器稳定实时显示被测周期信号波形，基本前提是指定的( )信号与被测信号同源

可以通过新增以下哪些类型文件添加chipscope调试ip核

视频中的信号发生器若要输出正弦波，信号线必须接到函数输出口。

示数为102的3296型多圈电位器的标称阻值为

n进制计数器的每一种状态都被编码为对应的n位二进制整数

已知nexys4开发板外部时钟信号频率为100mhz，数字钟用来产生秒信号的时钟信号频率为1hz，若采用计数器对100mhz的外部时钟分频得到1hz的秒信号，请问该计数器至少需要多少位？()

同步时序逻辑电路中所有触发器的时钟端应相连

通过veriloghdl描述电路的方式有

在下图所示由74系列或非门组成的电路中，逻辑门gm输出的高、低电平符合voh ≥ 3.2v，vol ≤ 0.4v。或非门每个输入端的输入电流iil ≤ - 1.6ma，iih ≤ 40μa。vol ≤ 0.4v时的输出电流的*大值iol(max) = 16ma，voh ≥ 3.2v时的输出电流的*大值为ioh(max) = -0.4ma。gm的输出电阻可忽略不计。计算gm可驱动的或非门的个数为【图片】

下面哪些工具可以用于描述组合逻辑电路的逻辑功能

ttl oc门(集电极开路门)的输出端可以直接相连，实现线与

cmos 电路和 ttl 电路在使用时，不用的输入管脚可悬空。

对于ttl与非门闲置输入端的处理，可以

通过层次调用的方式来实现较为复杂的电路逻辑时，可采用端口对应的方式来完成层次调用，如果底层模块里头有顶层模块里头不需要的输出信号时，可以在引用的端口名表项的地方不关联顶层的变量

数字频率计采用4个数字的bcd码计数器，若采样时间0.01s, 那么它能够测量的*大频率是多少

用d锁存器串联可以直接构成移位寄存器

本课程中，使用tek示波器，其acquire获取设定应尽量保持“平均值”模式。

verilog 语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制。

属于示波器边沿触发设定项目的是

通过层次调用的方式来实现较为复杂的电路逻辑时，可采用端口对应的方式来完成层次调用，如果底层模块里头有顶层模块里头不需要的输出信号时，可以在引用的端口名表项的地方不关联顶层的变量

视频中的稳压电源在实验中，主从模式下打开power键后，不管如何调整主路的电压旋钮，主路输出电压始终为0，可能原因是

使用高级语句case描述电路时，default语句必须进行描述

在下图所示由74系列或非门组成的电路中，逻辑门gm输出的高、低电平符合voh ≥ 3.2v，vol ≤ 0.4v。或非门每个输入端的输入电流iil ≤ - 1.6ma，iih ≤ 40μa。vol ≤ 0.4v时的输出电流的*大值iol(max) = 16ma，voh ≥ 3.2v时的输出电流的*大值为ioh(max) = -0.4ma。gm的输出电阻可忽略不计。计算gm可驱动的或非门的个数为【图片】

对于具有同步置数功能的集成计数器来说，当预置数控制信号有效后，输入端di的数据立即被并行置入各触发器。

下面哪种说法是正确的

数字频率计设计示例中的测频计数模块共有多少个状态

采用如下图所示电路开展实验时，为了观测分频电路输出端q0~q4端电路波形，由于示波器同时只能观测两个输入端波形，为能够正确观测并绘制计数器输出波形，示波器应设置为何种耦合方式，以及以哪一端信号作为对比波形？【图片】

数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现分为几层次？

对于通常使用的普通无衰减，示波器通道 比设置必须保证为

4ls10的中单个与非门多余入端的处理方法正确的是【图片】

已知nexys4开发板外部时钟信号频率为100mhz，数字钟用来产生秒信号的时钟信号频率为1hz，若采用计数器对100mhz的外部时钟分频得到1hz的秒信号，请问该计数器至少需要多少位

有如下一个描述电路的veriloghdl程序段always @ (a or b or c or d or tmp1 or tmp2) begin tmp1 <= a & b; tmp2 <= c | d; y <= tmp1 | tmp2; end初始值a=0， b=1， c=0， d=0， tmp1=0， tmp2=0， y=0 如果这个时候发生变化a=1， 请推算变化稳定后的 tmp 和 tmp2， y 的值是

视频中的直流稳压电源，无外连接，单设备能输出的*高直流电压为

在课程内容中，讲解过的正确的层次调用方法有

74ls系列逻辑门电路的允许电源电压范围是

如果在视频中添加文字，添加文件后，单击新增行并指定时间段，时间设置好后，输入文字。( )

当我们构造线性模型时, 我们注意变量间的相关性. 在相关矩阵中搜索相关系数时, 如果我们发现3对变量的相关系数是(Var1 和Var2, Var2和Var3, Var3和Var1)是-0.98, 0.45, 1.23 . 我们可以得出什么结论:1. Var1和Var2是非常相关的 2. 因为Var和Var2是非常相关的, 我们可以去除其中一个 3. Var3和Var1的1.23相关系数是不可能的

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