寄存器的组成

基本寄存器是由 D触发器组成，在 CP 脉冲作用下，每个 D触发器能够寄存一位二进制码。在 D=0 时，寄存器储存为 0，在 D=1 时，寄存器储存为 1。

在低电平为 0、高电平为 1 时，需将信号源与 D 间连接一反相器，这样就可以完成对数据的储存。

RS触发器

当R=1、S=0时，则Q非=0,Q=1,触发器置1。
当R=0、S=1时，则Q非=1,Q=0,触发器置0。
当R=0、S=0时，则Q非,Q=0不变。
当R=1、S=1时，由于上一个状态不是同时变为1，所以处于不稳定态。
如上所述，当触发器的两个输入端加入不同逻辑电平时，它的两个输出端Q和Q有两种互补的稳定状态。

可用于硬件防抖

电平触发RS触发器

1）CLK=1时，对电路无影响，表现为SR锁存器功能,
2）CLK=0时，G3、G4的输出始终保持在1状态，S、R信号无效，电路处于“锁存状态”，锁存的是CLK变为0前瞬间Q、Q’的状态，令Q、Q’输出不变。
3）不稳定态：（缺点）
当CLK=1，S、R从有效变为无效（0->1)
当S、R=1，CLK=0（0->1)

异步置位、复位端的SR电平触发器

异步： 不受时钟信号控制。
S’D，低电平有效。S’D=0时，Q=1。
R’D，低电平有效。R’D=0时，Q’=1。
S’D=R’D=1时，时钟信号有用
无论CLK、S、R任何情况，令S’D、R’D置0即可单独地令Q或Q’置1。
若想让S’D、R’D无效(为1)后也一直保持设置前的状态，则应令CLK=0。

电平D触发器

CLK=1，Q=D
CLK=0，即可“锁存”CLK变为0前瞬间Q的状态，令Q输出不变

边沿D触发器

该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

1）当SD=1且RD=0时,不论输入端D为何种状态，都会使Q=0，Q非=1，触发器置0
2）当SD=0且/RD=1时，Q=1，Q非=0，触发器置1

SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下：

1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5非=D非。
(CP=0,G5G6接收，为CP=1时的翻转做准备；G3G4封锁，时输出维持上一状态)

2.当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。
（CP=1时，G3G4接收G5G6信号，使得RS触发器翻转）

3.触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0

Q3为0时，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线

Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。
（翻转后，根据RS锁存器的特性，封锁相应的与非门，达到锁存效果；
在CP转为0时复位）

总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。

Q1、Q2为RS触发器
Q3、Q4使得触发器能根据CP触发信号进行信号预输入，触发器翻转
Q5、Q6使得触发器能够控制触发器翻转后锁存

部分内容出处：
http://www.elecfans.com/baike/bandaoti/jichuzhishi/20100308182647.html
https://blog.csdn.net/qq_44431690/article/details/105409812

最后

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