c语言ifb0是否正确的是,EDA技术与Verilog-中国大学mooc-题库零氪

EDA技术概述

单元测验-第1章A

1、用逻辑门描述一个全加器，是属于那个设计层次：

A、晶体管级

B、物理级

C、门级

D、系统级

2、module cnt32 ( input clk, output reg[31:0] q ); always @(posedge clk) q = q + 1'b1; endmodule 上述HDL程序是用什么语言写的？

A、C++

B、Java

C、Verilog

D、VHDL

3、ModelSim是那种EDA工具：

A、综合器

B、下载器

C、仿真器

D、适配器

4、Verilog可以完全完成下列哪些设计层次的描述

A、电子系统级

B、RTL级

C、门级

D、版图级物理级

5、Verilog可以描述门级网表

6、EDA的中文含义是电子设计自动化

7、EDA是英文Electronics Design Automation的缩写

8、HDL是Hardware Description Language的缩写

9、Verilog可以描述门级网表

10、Verilgo程序编写设计流程中的第一步：HDL文本输入

11、整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。

12、EDA工具不是一种软件，而是一个机械工具

13、在EDA技术术语中，IP是Internet Protocol(网际互连协议)的缩写

14、硬IP是HDL源码形式提供的，很容易进行设计修改。

15、HDL语言已经成熟，近十年来，没有出现新的HDL语言

16、C语言综合已经渐渐成为可能，已经出现可以使用的C综合工具

单元测验-第1章B

1、Verilog RTL代码经过综合后生成：

A、门级网表

B、二进制指令序列

C、行为及代码

D、PCB

2、EDA发展历程，下列中那个次序是对的？

A、电子CAD→电子CAE→EDA

B、ESDA→电子CAD→电子CAE

C、CPLD→简单PLD→FPGA

D、电子CAE→机械CAD→EDA

3、“接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。”这句说的是那种仿真：

A、时序仿真

B、功能仿真

C、硬件仿真

D、软件仿真

4、下列哪些是可以借助计算机上的EDA软件来完成的：

A、逻辑花间

B、综合

C、适配

D、自动布局布线

E、焊接

F、设计分割

G、办公自动化

5、常见的HDL语言有：

A、Python

B、Java

C、SystemVerilog

D、Verilog

E、VHDL

6、下列设计流程次序说明中，那些是正确的：

A、设计输入在综合前面

B、适配早于综合

C、仿真在设计输入前面

D、硬件测试在下载后面

7、在FPGA设计流程中，下列哪些是常用EDA工具： A. 设计输入器 B. 仿真器 C. 综合器 D. 下载器(软件端) E. 适配器

A、设计输入器

B、仿真器

C、综合器

D、下载器(软件端)

E、适配器

8、Quartus具有哪些类型EDA工具的功能：

A、综合器

B、下载器

C、仿真器

D、适配器

9、IP是EDA技术中不可或缺的一部分，下列哪些是常见处理器IP

A、PCIe

B、ARM Cortex-M33

C、MIPS

D、NiosII

E、RISC-V RV32I

F、IEEE 1284

10、SOPC包含：

A、CPU Core

B、Interfaces & Peripherals

C、Memory

D、Software

11、Verilog综合的最后输出是x86的二进制机器吗指令序列

12、Verilog语法类似于C语言

13、支持RISC-VRV32I指令集的CPU Verilog源代码可以认为是IP

14、SOC是SYSTEM ON A CHIP的缩写

FPGA与CPLD的结构原理

单元测验-第2章A

1、以下哪个可编程器件是基于与阵列可编程或阵列不可编程的原理：

A、PLA

B、FPGA

C、PROM

D、PAL

2、下列对FPGA结构与工作原理的描述错误的是：

A、基于SRAM的FPGA器件，在每次掉电后会丢失里面已经下载的设计；

B、在Intel的器件中，CYCLONE IV系列属FPGA结构；

C、FPGA是基于查找表结构的可编程逻辑器件；

D、FPGA全称为复杂可编程逻辑门器件。

3、MAX3000A主要包括了哪几个主要部分？

A、逻辑阵列块

B、宏单元

C、扩展乘积项

D、可编程连接阵列

E、I/O控制块

4、目前大多数CPLD采用了Flash工艺。

5、JTAG是IEEE定义的边界扫描测试规范。

6、基于SRAM的FPGA具有掉电易失性，对该类器件的编程一般称为配置。

7、PLD的中文全称是什么？

8、什么是OLMC？

9、CPLD的中文全称是什么？

10、FPGA的中文全称是什么？

单元测验-第2章B

1、以下关于CPLD的描述正确的是：

A、可编程逻辑器件

B、掉电程序会丢失

C、需要使用配置芯片

D、基于查找表

2、下列关于FPGA可编程原理的说法，那个是正确的_ ____。

A、基于LUT结构

B、基于与阵列可编程

C、基于或阵列可编程

D、基于乘积项逻辑可编程

3、下面哪些器件属于复杂PLD：

A、PLA

B、FPGA

C、PROM

D、CPLD

4、从结构上看，PLD器件能够分为以下几类结构：

A、基于查找表结构

B、基于与阵列可编程

C、基于或阵列可编程

D、基于乘积项逻辑可编程

5、以下可编程器件原理基于与或阵列的有：

A、PLA

B、FPGA

C、PROM

D、GAL

6、以下关于FPGA的描述正确的是：

A、可编程逻辑器件

B、掉电程序会丢失

C、需要使用配置芯片

D、基于查找表

7、在JTAG边界扫描测试，以下关于边界扫描I/O引脚功能的描述正确的是：

A、TDI测试数据输入

B、TD0测试数据输出

C、TEN测试使能

D、TCK测试时钟输入

8、JTAG接口有哪些功能：

A、软硬件测试

B、编程下载

C、在线逻辑分析

D、仿真

9、FPGA配置方式包括：

A、JTAG

B、PROM

C、PAL

D、PS

E、AS

10、简单PLD器件都是基于与或阵列。

11、MAX3000系列属于FPGA器件。

12、CPLD编程和FPGA配置可以使用专用的编程设备，也可以使用下载电缆。

组合电路的Verilog设计

单元测验-第3章A

1、任一可综合的最基本的模块都必须以什么关键词为开头：

A、assign

B、always

C、module

D、endmodule

2、下列哪个数字最大：

A、4’b1101

B、8’h16

C、8’d18

D、1001

3、Y<=a;是：

A、连续赋值语句

B、阻塞式赋值

C、非阻塞式赋值

D、条件语句

4、module EXAPL(R); parameter S=4; output [2*S:1] R; integer A; reg [2*S:1] R; always@(A) begin R=A; end endmodule R经过A赋值后是多少位的：

A、32

B、16

C、8

D、4

5、output signed [7:0] y; input signed [7:0] a; assign y=(a>>>2); 若a=10101011，则输出y等于：

A、00101010

B、10101100

C、11101010

D、10101111

6、下面那些是Verilog的关键字

A、input

B、a

C、module

D、y

7、位置关联法，关联表述的信号位置可以不固定：

8、对于BCD码加法器的设计，如果低位BCD码的和大于等于9，则使和加上6，且有进位：

单元测验-第3章B

1、下面哪一个不是标识符：

A、模块名

B、信号名

C、关键词

D、端口名

2、下列哪一个是正确的：

A、(3==5)=1

B、(3’bx10===4’b0x10)=0

C、(4’b0z10!==4’b0z10)=1

D、D. (8!=9)=0

3、A=4’b1011, B=4’b1000，则下列正确的是：

A、(A>B)=1

B、(A

C、(A>15)=1

D、(B<11)=0

4、若底层的模块语句和参数表述为module SUB #(parameter S1=5, parameter S2=8, parameter S3=1) (A,B,C); 在上层的例化语句中的表述为SUB #(.S1(7), .S2(3), .S3(9)) U1(.A(AP), .B(BP), .C(CP)); 则例化后，S2给定的值为：

A、8

B、3

C、9

D、7

5、下列哪些是Verilog中的循环语句关键词：

A、for

B、parameter

C、while

D、repeat

6、assign引导的连续赋值语句属于并行赋值语句吗

7、在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量

8、端口名关联法，关联表述的信号位置可以不固定：

作业-第3章

1、使用Verilog设计一个8选1选择器

时序电路的Verilog设计

单元测验-第4章A

1、时钟上升沿敏感的关键词是：

A、always

B、module

C、posedge

D、negedge

2、含清0控制的锁存器 module LATCH2(CLK,D,Q,RST); output Q; input CLK,D,RST; assign Q=(!RST)? ____:(CLK?D:Q); endmodule 空格处应该填入：

A、CLK

B、D

C、Q

D、0

3、下列哪一个表述是正确：

A、always@(posedge CLK or RST)

B、always@(posedge CLK or negedge RST or A)

C、always@(posedge CLK or D or Q)

D、always@(posedge CLK or negedge RST)

4、module CNT4 (CLK,Q); output [3:0] Q; input CLK; reg [3:0] Q ; always @(posedge ____) Q <= Q+1 ; endmodule

A、CLK

B、output

C、[3:0]

D、Q

5、module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule 空格处应该填入：

A、LOAD

B、DIN

C、QB

D、REG8[6:0]

6、异步复位是指复位信号依赖于时钟信号

7、同步复位是指复位信号独立于时钟信号

8、对于锁存器，当时钟CLK为高电平时，输出Q才随D输入的数据而改变；而当CLK为低电平时将保存其在高电平时锁入的数据。

9、拥有单一主控时钟的时序电路属于异步时序电路

10、对于实用加法计数器，同步加载信号LOAD独立于时钟

11、V>>n是向左移动n位

12、对于同步加载计数器，加载信号LD依赖于时钟信号。

13、module fdiv1(CLK,PM,D,DOUT,RST); input CLK, RST; ____ [3:0] D; output PM; output [3:0] DOUT; ____ [3:0] Q1; reg FULL; wire LD; always@(posedge CLK or ____ LD or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; end assign ____=(Q1==4'b0000); assign PM=FULL; assign DOUT=Q1; endmodule 空格处应该填入： A. LD B. posedge C. input D. reg (答案中以空格分隔 比如 D C A B)

单元测验-第4章B

1、含同步复位控制的D触发器 module DFF2(input CLK, input D, input RST, output reg Q); always@(posedge CLK) Q<=____?0:D; endmodule 空格处应该填入：

A、CLK

B、RST

C、Q

D、D

2、含清0控制的锁存器 module LATCH3(CLK,D,Q,RST); output Q; input CLK,D,RST; ____ Q; always@(D or CLK or RST) if (!RST) Q<=0; else if (CLK) Q<=D; endmodule 空格处应该填入：

A、reg

B、input

C、RST

D、CLK

3、module CNT4(CLK,Q); output [3:0] Q; input CLK; reg ____ Q1 ; always @(posedge CLK) Q1 = Q1+1 ; assign Q = Q1; endmodule 空格处应该填入：

A、reg

B、CLK

C、Q1

D、[3:0]

4、module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT); reg [3:0] Q1; reg FULL; wire LD; always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; end assign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1; endmodule 该模块实现的功能是：

A、同步加载计数器

B、异步加载计数器

C、同步清零加载计数器

D、异步清零加载计数器

5、下列哪些是正确的：

A、如果将某信号定义为边沿敏感时钟信号，则必须在敏感信号列表中给出对应的表述；

B、若将某信号定义为对应于时钟的电平敏感的异步控制信号，在always过程结构中必须明示信号的逻辑行为；

C、若将某信号定义为对应于时钟的同步控制信号，则绝不可以以任何形式出现在敏感信号表中；

D、敏感信号列表中可以出现混合信号

6、module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule 该程序实现的功能为：

A、右移移位寄存器

B、左移移位寄存器

C、含同步并行预置功能

D、含异步并行预置功能

7、module SHIF4(DIN,CLK,RST,DOUT); input CLK,DIN,RST; output DOUT; reg [3:0] SHFT; always@(posedge CLK or posedge RST) if (RST) SHFT<=4'B0; else begin SHFT<=(SHFT>>1);SHFT[3]<=DIN;end assign DOUT=SHFT[0]; endmodule 该程序实现的功能是：

A、左移移位寄存器

B、右移移位寄存器

C、同步清零

D、异步清零

8、异步复位是指复位信号依赖于时钟信号

9、对于含清零控制的锁存器，异步清零信号依赖于时钟信号。

10、在always过程语句中，若定义某变量为异步低电平敏感信号，则在if条件语句中应该对敏感信号表中的信号有匹配的表述

11、module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD ; input [3:0] DATA ; output [3:0] DOUT ; output COUT ; ____ [3:0] Q1 ; reg COUT ; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!____) Q1 <= 0; else if (EN) begin if (!____) Q1<=DATA; else if (Q1<9) Q1 <= Q1+1; else Q1 <= 4'b0000; end end always @(Q1) if (Q1==4'h9) COUT = 1'b1; else COUT = 1'b0; endmodule 空格处应该填入： A. LOAD B. reg C. RST D. output (答案请用空格 分隔 如 A B C)

12、module fdiv2(CLK,PM,D); input CLK; input [3:0] D; ____ PM; reg FULL; reg ____ Q1; wire RST; always@(posedge CLK or ____ RST) if (RST) begin Q1<=0; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; end assign ____=(Q1==D); assign PM=FULL; endmodule 空格处应该填入： A. RST B. posedge C. [3:0] D. output (答案以空格分隔 ，如 A B C D)

作业-第4章

1、设计4位BCD十进制计数器 Design a 4-digit BCD decimal counter

2、设计一个可以预置分频器，最大分频系数为100000 Design a preset frequency divider with a maximum frequency dividing coefficient of 100000.

EDA工具应用

单元测验-第5章A

1、编译时出现了以下错误提示： Error (10170): Verilog HDL syntax error at dec4_16x.v(5) near text "3"; expecting an identifier 代码中的第5行为“output reg[15:0] 3yn” 这里代码的错误可能是什么？

A、变量类型定义错误

B、赋值方式错误

C、标识符定义不合规范

D、语句结尾漏了“：”

2、编辑矢量波形文件进行仿真时，需要编辑的是

A、所有输入信号

B、所有输出信号

C、全部信号

D、任选部分信号

3、从代码always@(posedge CLK or negedge RST)可以看出：

A、RST是同步信号，高电平有效

B、RST是异步信号，低电平有效

C、RST是同步信号，下降沿有效

D、RST是异步信号，下降沿电平有效

4、在使用LPM定制ROM时调用的数据文件的格式有：

A、verilog

B、mif

C、Hex

D、vhdl

5、QuartusII支持哪些设计输入方式：

A、文本文件

B、原理图文件

C、状态机文件

D、矢量波形文件

6、引脚锁定可以用下列哪些方法实现

A、利用引脚属性定义，在verilog代码中直接表述实现引脚锁定。

B、在quartusII中打开pin planer直接锁定

C、通过tcl脚本

D、通过导入引脚锁定文件

7、一个工程中可以包括多个设计文件。

8、一个工程中只能有一个顶层文件，顶层文件不可更改

9、仿真的主要目的是要了解设计结果是否满足原设计的要求。

10、电路设计完成后，为了实现硬件下载，需要完成下列步骤：①安装下载器驱动②引脚锁定③编译④编程下载

11、引脚锁定与具体的目标芯片型号无关。

12、为了使FPGA的下载文件掉电之后不丢失，可以将编程文件烧到FPGA的配置芯片里保存。FPGA器件每次上电时，作为控制器从配置器件EPCS主动发出读取数据信号，从而把EPCS的数据读入FPGA中，实现对FPGA的编程。

13、采用SignalTapII进行电路分析的时候，采样深度越大越好

14、待测信号中的每一个信号的采样深度都是一样的。

单元测验-第5章B

1、编译时出现了以下错误提示： Error (10219): Verilog HDL Continuous Assignment error at dec4_16x.v(13): object "yn" on left-hand side of assignment must have a net type 而代码中的第13行为“assign yn = ~y;” 这里代码的错误可能是什么？

A、变量类型定义错误

B、赋值方式错误

C、标识符定义不合规范

D、语句结尾漏了“：”

2、若欲将仿真信号的数据显示格式设置为16进制，应选择属性为：

A、Octal

B、Hexadecimal

C、Unsigned Decimal

D、Fractional

3、错误提示：Error (12007): Top-level design entity "CNT4b" is undefined可能是以下哪种错误；

A、变量类型定义错误

B、变量CNT4b未定义

C、未设置顶层实体

D、顶层实体模块未定义

4、下列代码含义为( )， “input clk /*synthesis chip_pin= “G21””

A、定义变量clk

B、设置时钟变量

C、将时钟信号的引脚锁定到G21

D、同步clk引脚到G21

5、下列代码含义为( )， (*synthesis，keep*) wire i；

A、定义变量i为net类型

B、规定变量i为测试端口，需要保留

C、综合优化变量i

D、为变量i定义引脚锁定

6、下列那种技术是基于JTAG技术构建的( )

A、SignalTap II

B、ModelSim门级仿真

C、Synplify综合器综合技术

D、In-System Source and Probe

E、FPGA在线配置技术

F、In-System Memory Content Editor

7、下列属于全程编译的处理操作是：

A、输入文件的排错

B、数据网表文件的提取

C、逻辑综合和适配

D、输出仿真结果

8、按照仿真的电路描述级别的不同，HDL仿真器可以完成：

A、门级仿真

B、行为级仿真

C、RTL级仿真

D、系统级仿真

9、下列属于FPGA的编程下载文件的有

A、.sof文件

B、.qpf文件

C、.jic文件

D、.pof文件

10、确定采样深度，需要考虑的有

A、待测信号的采样要求

B、总的信号数量

C、存储器资源

D、待测信号的变化频率

11、原理图输入和文本输入不能混合在一起使用。

12、如果想在仿真中了解模块内部的某个信号的变化，可以对该信号定义keep属性。

Verilog设计深入

单元测验-第6章A

1、always @(A,B) begin M1 <= A ; M2 <= B&M1; Q <= M1|M2; end 当A和B同时从0变为1后，M1,M2与Q分别为多少：

A、0, 0, 0

B、1, 1, 1

C、1, 0, 0

D、1, 1, 0

2、对于阻塞式赋值，执行过程分为(1)计算出“驱动表达式”的值；(2)向目标变量进行赋值操作；(3)完成赋值，这三个步骤不是一步完成的。

3、Y1 = A^D; Y2 = #6 A & E | C; 这两句语句的执行过程是，在第一条语句“Y1 = A^D;”被执行后，要延时6个时间单位才能执行第二条语句。

4、不完整的条件语句的描述，是Verilog描述时序电路的途径之一。

5、Verilog默认，else与最近的没有else的if相关联。

6、module triBUS4( IN3,IN2,IN1,IN0,ENA,DOUT); input[3:0] IN3,IN2,IN1,IN0 ; input[1:0] ENA; output[3:0] DOUT; reg[3:0]DOUT; always @(ENA, IN0) if (ENA==2'b00) DOUT=IN0; else DOUT=4'hz; always @(ENA, IN1) if (ENA==2'b01) DOUT=IN1; else DOUT=4'hz; always @(ENA, IN2) if (ENA==2'b10) DOUT=IN2; else DOUT=4'hz; always @(ENA, IN3) if (ENA==2'b11) DOUT=IN3; else DOUT=4'hz; endmodule 该模块实现的是双向端口电路：

7、module BI4B(CTRL,DIN,Q,DOUT); input CTRL; input[3:0] DIN; ____ [3:0] Q; output[3:0] DOUT; reg [3:0] DOUT,Q ; always @(Q,DIN,CTRL) if (!____) begin DOUT<=Q; Q<=4'HZ; end else begin ____<=DIN; DOUT<=____; end endmodule 空格处应该填入： A. CTRL B. 4'HZ C. Q D. inout (答案以空格区分， 如 A B C D)

单元测验-第6章B

1、begin Y1 <= #5 A^B; Y2 <= #4 A|B; Y3 <= #8 A&B; end 以上语句共耗时多少个时间单位：

A、5

B、4

C、17

D、8

2、module andd(A,B,Q); output Q ; input A,B; reg Q; always @(A,B ) if (A==0) if (B==0) Q=0; else Q=1; endmodule 其中，else Q=1;与哪句语句对应：

A、always @(A,B )

B、if (A==0)

C、if (B==0) Q=0;

D、endmodule

3、module andd(A,B,Q); output Q; input A,B; reg Q; always @(A,B ) if (A==0) begin if(B==0) Q=0; end else Q=1; endmodule 其中，else Q=1;与哪句语句对应：

A、always @(A,B )

B、if (A==0)

C、if (B==0) Q=0;

D、endmodule

4、高阻态Z可以在电路模块中被信号所传递。

5、双向端口在完成输入功能时，可以不使原来呈输出模式的端口呈高阻态。

作业-第6章

1、请看RTL图，写出对应的Verilog代码

2、阅读下列程序，回答问题 module abc #( parameter N = 8 ) // N >= 4 ( input clk, input si, input rst, output reg[N-1:0] q ); always @(posedge clk,posedge rst) if(rst) q <= 0; else q = {q[N-2:0],si}; endmodule 问题1： rst是同步复位还是异步复位？ 问题2：上述程序中描述了多个寄存器？ 问题3：描述的是什么功能(在10个字内回答) 问题4：在例化(实例化)abc这个元件时候，能否改变参数N？

3、下面是32位乘加器(乘法加法器)，请将以下程序片段的序号填入空格。 A. Y B. input [31:0] C. OV D. output reg E. * module mac( __________A, input [31:0] B, input [31:0] C, output reg [31:0] ___, _________ OV // 乘加溢出 ); always @* {___,Y} = A ____ B + C; endmodule

实验1：模可控计数器设计

单元测验-实验1

1、下列代码实现的功能为： t <= a ~^ k;

A、t=ak

B、t=a同或B

C、t=a异或b

D、t左移ak位

2、根据以下代码，当c=0时，x的值将等于( )， if(c) x = k; else x = 1'bz;

A、高电平

B、低电平

C、高阻

D、未知

作业-实验1报告

1、学习“实验1：模可控计数器设计(1)”重复实验过程 提交代码截图(在Quartus/Vivado中) 提交仿真截图

Verilog行为仿真

单元测验第九章-A

1、module initial_fork_join(); reg clk, reset, enable, data; initial fork #1 clk = 0; #10 reset = 0; #5 enable = 0; #3 data = 0; join endmodule 以上程序执行完成共需要____个时间单位。

A、3

B、5

C、10

D、15

2、以下哪些属于HDL系统设计描述层次：

A、系统级

B、行为级

C、RLT级

D、门级

3、以下用于显示类的系统函数包括：

A、$display

B、$write

C、$strobe

D、$monitor

4、经过编译生成仿真数据库的Verilog仿真器属于编译后执行方式。

5、ModelSim使用编译后的HDL库进行仿真，因此属于编译型仿真器。

6、#150 $finish(2) ;该语句表示经过150个时间单位延迟后终止仿真，并输出2。

7、#10 in = 1;表示10个时间单位后将in赋值为1。

8、assign #(1,3) b = ~a;如果该语句右侧结果为未知(x)或高阻态(z)，则延迟为3。

9、仿真激励信号的产生，可以通过Verilog编写或仿真器波形设置命令实现。

10、Verilog Test Bench通过____将待测试的Verilog设计实体模块程序加入到Test Bench 程序中。

单元测验第九章-B

1、// reg a, b, c ; // a = 0 ; // b = 1 ; // c = 0; $write ("The value of b is: %b", b) ; $display("The value of a is: %b", a) ; $write ("The value of c is: %b", c) ; 该程序块的输出结果是____。

A、The value of b is: 1 The value of a is: 0 The value of c is: 0

B、The value of b is: 1 The value of a is: 0 The value of c is: 0

C、The value of b is: 1 The value of a is: 0 The value of c is: 0

D、The value of b is: 1 The value of a is: 0 The value of c is: 0

2、assign #(5,3,7) w_or = |bus;如果该表达式右侧结果为0，则延迟为____。

A、5

B、3

C、7

D、0

3、以下属于Verilog Test Bench主要功能的是：

A、例化待验证的模块实体。

B、通过Verilog 程序的行为描述，为待测模块实体提供激励信号。

C、收集待测模块实体的输出结果，必要时将该结果与预置的所期望的理想结果进行比较，并给出报告。

D、根据比较结果自动判断模块的内部功能结构是否正确。

4、ModelSim可以帮助Quartus II 完成哪些层次的HDL仿真：

A、系统级或行为级仿真

B、RTL级仿真

C、综合后门级仿真

D、适配后门级仿真

5、基于initial语句产生普通时钟信号， parameter clk_period = 10; reg clk; initial begin clk = 0; ________________; end

A、always #(clk_period/2) clk = ~clk

B、forever #(clk_period/2) clk = ~clk

C、always #(clk_period) clk = ~clk

D、forever #(clk_period) clk = ~clk

6、考虑电路时延特性的Verilog仿真属于功能仿真。

7、Verilog Test Bench可以使用不可综合的Verilog语句进行描述

8、$display("\t%%n"1");该语句的输出结果是： % "1

9、#10 r = 1'b1; 和 r = #10 1'b1; 两语句延迟效果相同。

10、force a 0 0, 10 1;该语句表示在10时刻强制信号a为1。

11、启动Test Bench仿真时，RTL Simulation 和Gate Level Simulation分别对应____仿真和____仿真。 A. 功能 B. 时序 (答案以空格分隔 如 :A B)

实验2：正弦波信号发生器

单元测验-实验2

1、将256个正弦信号数据写入rom模块后，应设计一个几位的二进制计数器，来实现存储器的寻址？

A、7

B、8

C、9

D、256

作业-实验2报告

1、学习“实验2：正弦波信号发生器(1)”重复实验过程 1. 提交代码截图(在Quartus/Vivado中) 2. 提交TestBench 3. 提交仿真截图

有限状态机设计技术

单元测验第八章-A

1、以下哪些内容是有限状态机的性能优势：

A、高效的顺序控制模型

B、容易利用现成的EDA工具进行优化

C、性能高速、稳定

D、高可靠性能

2、关于AD0809时序电平描述正确的是()

A、START 为转换启动控制信号，高电平有效

B、ALE为模拟信号输入选通端口地址锁存信号，上升沿有效

C、START 有效以后，状态信号EOC变为低电平

D、转换结束后，EOC转为高电平

3、状态机编码的方式包括：

A、直接输出型编码

B、用宏定义语句定义状态编码

C、顺序编码

D、一位热码编码

4、AD0809采样结束后通过LOCK向锁存器LATCH发出锁存信号，将输出8位信号锁存起来。

5、下面程序是否能够实现Mealy型状态机输出功能？ always @(PST or DIN2) begin: COM case (PST) ST0: if (DIN2==1b`1) Q=5`H10; else Q=5`H0A ...

6、`define s A+B+C+D assign BB=E+AA BB值为E+A+B+C+D

7、从时序上看Moore型状态机属于____状态机。

单元测验第八章-B

1、下列编码方式为一位热编码的是：

A、0000—0001—0010—0011

B、0001—0010—0100—1000

C、0000—1000—1100—1110

D、0000—1000—1100—1110

2、AD0809状态机程序中COM组合过程主要实现的两个功能是：

A、时序控制功能

B、状态译码功能

C、采样控制功能

D、输出锁存功能

3、安全状态机的设计方式包括：

A、状态导引法

B、状态编码监测法

C、借助EDA工具生成安全状态机

D、硬件方式生成安全状态机

4、状态机从信号输出方式上分包括有Moore型状态机和Mealy型状态机。

5、Moore型状态机的输出是当前状态和所有输入信号的函数，不依赖时钟同步。

6、Moore型状态机和Mealy型状态机两者之间不能进行功能转换。

7、有限状态机设计中，只需要满足功能特性和速度等基本指标，不需要考虑安全性和稳定性。

8、下面这段程序是否能够实现安全编码： Parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7; ... s5: next_state =s0; S6: next_state =s0; S7: next_state =s0; default:begin next_state =s0;

单元测验第八章-C

1、定义状态机当前状态为state ,次态为next _state; 输入a,输出b, 则下列为Mealy状态机的写法是：

A、always@(posedge clk) case (state ) 0:next_state<=1; 1:next_state<=x;

B、always@(posedge clk) case (state ) 0: if(a==0)next_state<=1; else next_state<=x; 1:next_state<=x;

C、always@(posedge clk) case (state ) 0: if(state==0)next_state<=1; else next_state<=x; 1:next_state<=x;

D、以上都是正确的

2、下列编码方式中采用顺序编码的是

A、0000—0001—0010—0011

B、0001—0010—0100—1000

C、0000—1000—1100—1110

D、0000—1100—1000—1110

3、下列Moore型状态机采用Verilog语言主控时序部分正确的是：

A、always@(posedge clk or negedge reset) begin if(!reset) current_state<=s0; else current_state<=next_state; end

B、always@(posedge clk ) begin if(!reset) current_state<=s0; else current_state<=next_state; end

C、always@(posedge clk t) if(reset) current_state<=s0; else current_state<=next_state;

D、always@(posedge clk or negedge reset) if(reset) current_state<=s0; else current_state<=next_state;

4、下述程序中能够实现安全状态机设计的是

A、Parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7; ... s5: next_state =s0; S6: next_state =s0; S7: next_state =s0; default:begin next_state =s0;

B、define s0=1,s1=2,s2=4,s3=4,s4=8 s5: next_state =s1; S6: next_state =s1; S7: next_state =s2; default:begin next_state =s0;

C、Parameter s0=40,s1=41,s2=42,s3=43,s4=44,s5=45,s6=46,s7=47; ... s5: next_state =s0; S6: next_state =s0; S7: next_state =s0;

D、以上都是正确选型

5、下列关于状态机的主要结构组成说明正确的是：

A、状态机说明部分,包含状态机转换变量的定义和所有可能的状态说明

B、主控时序过程，主要是负责状态机运转和在时钟驱动下负责状态转换的过程

C、主控组合过程，根据外部输入信号确定对外输出或对内部其他组合和时许过程输出进行控制

D、辅助过程，用于配合状态机工作的过程

6、下列序列检测器实现检测序列为“11101000”， 其verilog程序描述正确的是()。

A、说明部分程序 module sequ_detect( //检测序列11101000 input clk, input reset_n, input data_in, output check_flag ); localparam s0 = 0, s1= 1, s2 = 2, s3 = 3, s4 = 4, s5 = 5, s6 = 6, s7 = 7, s8 = 8; reg [3:0] c_st,next_st;

B、主控时序过程程序 always @(posedge clk,negedge reset_n) if(!reset_n) c_st <= 0; else c_st <= next_st;

C、主控组合过程程序 always @* case(c_st) s0 : if(data_in==1) next_st = s1; else next_st = s0; s1 : if(data_in==1) next_st = s2; else next_st = s0; s2 : if(data_in==1) next_st = s3; else next_st = s0; s3 : if(data_in==0) next_st = s4; else next_st = s3; s4 : if(data_in==1) next_st = s5; else next_st = s0; s5 : if(data_in==0) next_st = s6; else next_st = s2; s6 : if(data_in==0) next_st = s7; else next_st = s1; s7 : if(data_in==0) next_st = s8; else next_st = s1; s8 : if(data_in==0) next_st = s0; else next_st = s1; default : next_st = s0; endcase

D、辅助过程程序 assign check_flag = (c_st == s8) ; endmodule

7、状态机主控时序过程是指负责状态机运转和在时钟驱动下负责状态机转换的过程。

8、下列关于5状态的状态机说明部分的程序是否正确 parameter [2:0] s0=0, s1=1,s2=2,s3=3,s4=4; reg [2:0] current_state, next_state;

9、Moore型状态机的输出是当前状态和所有输入信号的函数，不依赖时钟同步。

10、Moore型状态机输出仅为当前状态的函数，输入发生变化需要等待时钟的到来，时钟使状态发生变化时才导致输出的变化。

11、AD0809一个完整的采样周期中，状态机最先启动的是CLK为敏感信号的时序过程，接着是组合过程，最后被启动的是锁存过程。

12、序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组二进制码后，如果该组码与检测器预先设置码相同，则输出1。

13、序列检测器检测过程中正确码的收到必须是连续的，要求序列检测器必须记住前一次的正确码及正确序列。

14、序列检测器只能是通过Moore型状态机实现功能。

15、Mealy型状态机的组合过程结构中的输出信号是当前状态和当前输入的函数。

16、`define 定义全局符号全量，可在不同的模块中通用，定义语句放在module模块语句外；parameter定义常量在模块语句中，具有局部变量特征。

17、针对一位热码编码方式的特点，正常状态只能有一个触发器的状态为1，可以在状态机设计程序中加入对状态编码中1的个数是否大于1的监测判断逻辑。

实验3：VGA显示控制电路设计

单元测验-实验3

1、根据以下仿真波形的结果，判断电路的逻辑功能可能为

A、加法计数器

B、减法计数器

C、移位寄存器

D、四分频器

2、VGA的行同步信号HSync可以采用什么方法生成？

A、多路选择器

B、译码器

C、计数器

D、编码器

3、设计一个VGA控制器，在VGA屏幕上显示一个学校的Logo图标，那么这个图标的显示数据可以放在那种元件中

A、LPM_ROM

B、双端口RAM

C、计数器

D、译码器

4、可以使用相同的VGA显示控制电路驱动显示不同分辨率和刷新率的图像。

5、如果需要生成的VGA分辨率是800x600@60Hz，那么行计数器是从0计数到799

作业-实验3报告

1、学习“实验3：VGA显示控制电路设计(1)”重复实验过程 1. 提交代码截图(在Quartus/Vivado中) 2. 提交TestBench 3. 提交仿真截图

实验4：序列检测器设计

单元测验-实验4

1、根据以下代码，判断rst_n信号： always@(posedge clk) begin if (!rst_n) q<=a;

A、同步，高电平有效

B、同步，低电平有效

C、异步，低电平有效

D、异步，高电平有效

2、下列关于状态机说法错误的是：

A、moore机的输出只与当前状态有关

B、mealy机的输出与当前状态和输入都有关

C、在Verilog代码中，求次态和输出，必须用case语句。

D、体现在verilog代码中就是，moore机的最后输出逻辑只判断当前状态，mealy机的输出逻辑中判断当前状态和输入

3、实验中序列检测器的时序过程(带posedge的always过程)完成

A、下一个状态的计算

B、在时钟的上升沿，把下一个状态赋值给当前状态

C、当有异步复位信号有效时，把当前状态赋值为 状态0

D、计算当前状态的输出

4、序列检测器除了用有限状态机方法外还可以用其他方法进行设计

5、Moore有限状态机能够嵌套

实验5：乐曲硬件演奏电路设计

单元测验-实验5

1、在VerilogHDL中，a=4b’1101,则&a=( )

A、4b’1101

B、4b’0000

C、1b’1

D、1b’0

2、实验中接蜂鸣器的输出频率必须要什么范围内，才可能正确听到

A、至少100KHz以上

B、至少在20~20KHz，最好在能低于10KHz

C、大于50KHz

D、小于1MHz均可

3、实验中音乐的乐谱是存在什么模块里面？

A、ROM

B、计数器

C、译码器

D、LUT

4、实验中音阶音调的生成是通过什么来实现的

A、节拍发生器

B、莫可控计数器

C、乘积项

D、蜂鸣器

5、如果需要把一个新的乐曲放入实验设计中，那么应该更改那个模块中的内容

A、ROM/RAM

B、计数器

C、节拍控制器

D、音阶发生器

系统设计优化

单元测验-第7章

1、下列哪个优化方式不属于面积优化

A、流水线优化

B、逻辑优化

C、串行化

D、资源共享

2、下列哪种优化方式不属于速度优化

A、资源共享

B、流水线设计

C、乒乓操作法

D、寄存器配平

3、有一个设计是2级流水线，经过优化后修改为4级流水线，那么该设计的速度最多可以提升为

A、原来的1.5倍

B、原来的2倍

C、原来的3倍

D、原来的4倍

4、采用关键路径法，需要依赖什么EDA工具

A、功能仿真器

B、综合器

C、静态时序分析器

D、FPGA

5、使用逻辑优化，一定会降低速度

数字系统设计与C综合

单元测验-第施璋

1、RISC CPU设计中的寄存器组(寄存器整列)可以使用什么构建

A、片内RAM

B、ROM

C、IO端口

D、PLL

2、FPGA与MCU可以采用哪些方式

A、UART

B、FSMC

C、CPLD

D、SPI

3、对于C综合的说法，哪些是正确的

A、把C/C++函数转化为RTL的HDL代码

B、把C/C++函数转化为在FPGA开发环境中可以使用的IP模块

C、把C/C++转化为汇编代码

D、把HDL转化为C/C++代码

4、C综合属于HLS

考试

EDA技术与Verilog课程期末考试

1、下列哪一个不是Verilog的关键词：

A、assign

B、always@

C、reg

D、dout

2、下列哪一个关键词将引导出用户自定义原语(UDP)逻辑功能的真值表。

A、case_endcase

B、begin_end

C、module_endmodule

D、table_endtable

3、下列哪个数字最小：

A、4’b0110

B、8’h11

C、8’d12

D、0100

4、C=4’b1100，D=4’b1011，下列哪一个是正确的：

A、~C=4’b0001

B、C|D=4’b1110

C、C&D=4’b1000

D、C^D=4’b0101

5、A=4’b1101，B=4’b1011，定义S为S[7:0]，下列正确的是：

A、S=A+B=8’b00011001

B、S=A-B=8’b11101000

C、S=A*B=8’b10001111

D、S=A%3=8’b00000010

6、下列哪个不是Verilog中的循环语句关键词：

A、for

B、while

C、localparam

D、repeat

7、含异步复位和时钟使能的D触发器 module DFF2(CLK,D,Q,RST,EN); output Q; input CLK,D,RST,EN; reg Q; always @(posedge CLK or negedge____) begin if (!RST) Q <= 0; else if (EN) Q <= D; end endmodule 空格处应该填入：

A、EN

B、0

C、RST

D、Q

8、基本锁存器 module LATCH1(CLK,D,Q); output Q ; input CLK,D; reg Q; always @(D or ____) if(CLK) Q <= D; endmodule 空格处应该填入：

A、1

B、0

C、Q

D、CLK

9、异步时序电路 module AMOD(D,A,CLK,Q); output Q; input A,D,CLK; reg Q,Q1; always @(posedge CLK) Q1 <= ~(A | Q); always @(posedge ____ ) Q <= D; endmodule 空格处应该填入：

A、CLK

B、Q1

C、D

D、A

10、4位右移寄存器 module SHIF4(DIN,CLK,RST,DOUT); input CLK,DIN,RST; output DOUT; reg [3:0] SHFT; always@(posedge CLK or posedge RST) if (RST) SHFT<=4’B0; else begin SHFT<=(____);SHFT[3]<=DIN;end assign DOUT=SHFT[0]; endmodule 空格处应该填入：

A、SHFT[2]

B、0

C、SHFT>>1

D、SHFT<<1

11、同步加载计数器 module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT); reg [3:0] Q1; reg FULL; wire LD; always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (____) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; end assign LD=(Q1==4’b1111); assign PM=FULL; assign DOUT=Q1; endmodule 空格处应该填入：

A、RST

B、PM

C、LD

D、CLK

12、编译时出现了以下错误提示： Error (10219): Verilog HDL Continuous Assignment error at dec4_16x.v(13): object "yn" on left-hand side of assignment must have a net type 而代码中的第13行为“assign yn = ~y;” 这里代码的错误可能是什么？

A、变量类型定义错误

B、赋值方式错误

C、标识符定义不合规范

D、语句结尾漏了“：”

13、若欲将仿真信号的数据显示格式设置为16进制，应选择属性为：

A、Octal

B、Hexadecimal

C、Unsigned Decimal

D、Fractional

14、下列代码含义为( )， “input [2:0]X /*synthesis chip_pin= “AA4,AA5,Y2”*/;

A、定义矢量X

B、定义变量AA4，AA5，Y2

C、定义矢量X的值为AA4，AA5，Y2

D、将矢量X的引脚锁定到AA4,AA5,Y2

15、下列代码含义为( )， (*synthesis，keep*) reg[3:0]X；

A、定义矢量X为寄存器类型

B、综合优化矢量X

C、规定矢量X为测试端口，需要保留

D、为矢量X定义引脚锁定

16、下列哪种优化方式不是面积优化

A、流水线设计

B、资源共享

C、串行化

D、逻辑优化

17、下列哪种优化方式不是速度优化

A、串行化

B、流水线优化

C、寄存器配平

D、乒乓操作

18、下列对于流水线的说法那个是对的:

A、只要增加流水线级数，系统速度就可以无限地提高上去

B、从无流水线设计更改到2级流水线设计，速度最多提升一倍

C、一个5级流水线，系统时钟频率为Fclk，单个输入数据从输入到处理完输出，延迟为1/Fclk

D、在现代CPU设计中，很少使用流水线设计

19、下列哪个时序参数可以表征系统速度

A、Tsu

B、Thold

C、Tpd

D、Fmax

20、在同步数字系统设计中，优化速度，其实是：

A、提高系统时钟频率

B、减低组合电路复杂度

C、节省资源

D、去掉竞争冒险现象

21、下列Moore型状态机采用Verilog语言说明部分正确的是：

A、parameter [2:0] s0=0, s1=1,s2=2,s3=3,s4=4; reg [2:0] current_state, next_state;

B、parameter [1:0] s0=0, s1=1,s2=2,s3=3,s4=4; reg [1:0] current_state, next_state;

C、TYPE FSM_ST IS (s0, s1,s2,s3,s4); SIGNAL current_state, next_state: FSM_ST;

D、typedef enum {s0, s1,s2,s3,s4} type_user; type_user current_state, next_state

22、ADC 0809采样结束后需要通过LOCK向锁存器LATCH发出锁存信号，以便将输出口的D[7：0]8位数据锁存起来，下列程序当中能够实现数据锁存功能的是()

A、always@(posedge LOCK) if (LOCK) REGL<=D;

B、always@(posedge LOCK) if (!LOCK) REGL<=D;

C、always@(posedge RST) if (!LOCK) REGL<=D;

D、always@(posedge RST or posedge LOCK ) if (!LOCK) REGL<=D;

23、设计一个序列检测器8位的序列检测器，选择下列程序完成初始化部分： module detect( //检测序列 input clk, input , input data, output sout, ); s0 = 0, s1= 1, s2 = 2, s3 = 3, s4 = 4, s5 = 5, s6 = 6, s7 = 7, s8 = 8; reg [3:0] c_st,next_st; always @(posedge clk,negedge reset_n) if(!reset_n) c_st <= 0; else ; .... endmodule

A、reset_n, paremeter, c_st <= next_st

B、reset_n, define, c_st <= next_st

C、!reset_n, define, c_st <=s0

D、reset_n, paremeter, c_st <=s1

24、下列程序为8位序列检测器组合过程，选择下列程序完成填空： case(c_st) s0 : if(data_in==1) next_st = s1; else next_st = s0; s1 : if(data_in==1) next_st = s2; else next_st = s0; s2 : if(data_in==0) next_st = s3; else next_st = s0; s3 : if(data_in==1) next_st = s4; else next_st = s0; s4 : if(data_in==0) next_st = s5; else next_st = s0; s5 : if(data_in==0) next_st = s6; else next_st = s0; s6 : if(data_in==1) next_st = s7; else next_st = s0; s7 : if(data_in==1) next_st = s8; else next_st = s0; s8 : if(data_in==0) next_st = s3; else next_st = s0; default : ; endcase assign sout ;

A、next_st = s0, = (c_st == s8)

B、next_st = s1, = (c_st == s0)

C、next_st <= c_st, = (c_st <= s8)

D、next_st <= c_st, = (c_st == s0)

25、定义状态机当前状态为state ,次态为next _state; 输入a,输出b, 则下列为Mealy状态机的写法是：

A、always@(posedge clk) case (state ) 0:next_state<=1; 1:next_state<=x;

B、always@(posedge clk) case (state ) 0: if(a==0)next_state<=1; else next_state<=x; 1:next_state<=x;

C、always@(posedge clk) case (state ) 0: if(state==0)next_state<=1; else next_state<=x; 1:next_state<=x;

D、以上都正确

26、依据Mealy型状态机设计过程，选择正确的程序填入空白处：module FSM_1 ( input clk , input rst_n ,input [1:0] in1 ,input [1:0] in2,output reg [1:0] out );param eter S0= 4'b0001, S1= 4'b0010, S2 = 4'b0100, S3= 4'b1000 ,reg [3:0] state ; always@(posedge clk or negedge rst_n)begin if(!rst_n) ; else case(state) S0: begin if(in2==1) ; else out<= 1; if(in1==1) state <= S1; else state <= S0; end S1:begin if(in2==1) out<= 0; else out<= 1; if(in1==1) state <= S1; else state <= S0; end ...... default: begin: state <= S0; out<= 0; endmodule

A、state <= S0； out<= 0;

B、rst_n <= S0； out<= 0;

C、state <= S1； out<= 1;

D、rst_n <= S0； state <= 0;

27、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是(  )

A、out=’sum+d;

B、out=sum+d;

C、out=`sum+d;

D、都正确

28、下列编码方式中采用顺序编码的是

A、0000—0001—0010—0011

B、0001—0010—0100—1000

C、0000—1000—1100—1110

D、0000—1100—1000—1110

29、Verilog Test Bench为待测模块的所有输入信号定义产生激励信号的信号名和数据类型，要求其数据类型必须是____类型.

A、Reg

B、Wire

C、input

D、output

30、Verilog Test Bench为待测模块的所有输出信号定义信号名和数据类型，要求其数据类型必须是____类型.

A、Reg

B、Wire

C、input

D、output

31、module test; reg [31:0] a; initial begin #10 a=50; $strobe("strobe: value of a = %0dn",a); $display("display: value of a = %0dn",a); a=30; end endmodule

A、display: value of a = 30 strobe: value of a = 30

B、display: value of a = 50 strobe: value of a = 30

C、display: value of a = 30 strobe: value of a = 50

D、display: value of a = 50 strobe: value of a = 50

32、对于该语句assign #(4,3,6) out = ~bus;如果右侧表达式的结果是x，则延迟为____。

A、4

B、3

C、6

D、未知

33、以下程序产生的是占空比____的时钟信号？ parameter High_time = 5,Low_time = 20; reg clk; always begin clk = 1; #High_time; clk = 0; #Low_time; End

A、20%

B、10%

C、40%

D、50%

34、下列对HLS的说法不正确的是：

A、高层次综合

B、C综合是HLS的一种

C、仅仅是一种用来做仿真的技术

D、关注系统级描述

35、下列中关于C综合，那种说法是正确的

A、完成从C代码到HDL转换

B、完成汇编到C代码的转换

C、把HDL代码编译成C语言函数

D、嵌入式系统的一种应用

36、EDA发展历程，下列中那个次序是对的？

A、电子CAD→电子CAE→EDA

B、ESDA→电子CAD→电子CAE

C、CPLD→简单PLD→FPGA

D、电子CAE→机械CAD→EDA

37、module cnt32 ( input clk, output reg[31:0] q ); always @(posedge clk) q = q + 1'b1; endmodule 上述HDL程序是用什么语言写的？

A、C++

B、Java

C、Verilog

D、VHDL

38、Verilog RTL代码经过综合后生成：

A、门级网表

B、二进制指令序列

C、行为及代码

D、PCB

39、ModelSim是那种EDA工具：

A、综合器

B、下载器

C、仿真器

D、适配器

40、以下哪个可编程器件是基于与阵列可编程或阵列不可编程的原理：

A、PLA

B、FPGA

C、PROM

D、PAL

41、以下关于CPLD的描述正确的是：

A、可编程逻辑器件

B、掉电程序会丢失

C、需要使用配置芯片

D、基于查找表

42、下列对FPGA结构与工作原理的描述错误的是：

A、基于SRAM的FPGA器件，在每次掉电后会丢失里面已经下载的设计；

B、在Intel的器件中，CYCLONE IV系列属FPGA结构；

C、FPGA是基于查找表结构的可编程逻辑器件；

D、FPGA全称为复杂可编程逻辑门器件。

43、下面哪一个不是标识符：

A、模块名

B、信号名

C、关键词

D、端口名

44、下列哪一个是正确的：

A、(3==5)=1

B、(3’bx10===4’b0x10)=0

C、(4’b0z10!==4’b0z10)=1

D、(8!=9)=0

45、A=4’b1011, B=4’b1000，则下列正确的是：

A、(A>B)=1

B、(A

C、(A>15)=1

D、(B<11)=0

46、output signed [7:0] y; input signed [7:0] a; assign y=(a>>>2); 若a=10101011，则输出y等于：

A、00101010

B、10101100

C、11101010

D、10101111

47、若底层的模块语句和参数表述为module SUB #(parameter S1=5, parameter S2=8, parameter S3=1) (A,B,C); 在上层的例化语句中的表述为SUB #(.S1(7), .S2(3), .S3(9)) U1(.A(AP), .B(BP), .C(CP)); 则例化后，S2给定的值为：

A、8

B、3

C、9

D、7

48、含同步复位控制的D触发器 module DFF2(input CLK, input D, input RST, output reg Q); always@(posedge CLK) Q<=____?0:D; endmodule 空格处应该填入：

A、CLK

B、RST

C、Q

D、D

49、含清0控制的锁存器 module LATCH2(CLK,D,Q,RST); output Q; input CLK,D,RST; assign Q=(!RST)? ____:(CLK?D:Q); endmodule 空格处应该填入：

A、CLK

B、D

C、Q

D、0

50、含清0控制的锁存器 module LATCH3(CLK,D,Q,RST); output Q; input CLK,D,RST; ____ Q; always@(D or CLK or RST) if (!RST) Q<=0; else if (CLK) Q<=D; endmodule 空格处应该填入：

A、reg

B、input

C、RST

D、CLK

51、下列哪一个表述是正确：

A、always@(posedge CLK or RST)

B、always@(posedge CLK or negedge RST or A)

C、always@(posedge CLK or D or Q)

D、always@(posedge CLK or negedge RST)

52、module CNT4 (CLK,Q); output [3:0] Q; input CLK; reg [3:0] Q ; always @(posedge ____) Q <= Q+1 ; endmodule

A、CLK

B、output

C、[3:0]

D、Q

53、always @(A,B) begin M1 <= A ; M2 <= B&M1; Q <= M1|M2; end 当A和B同时从0变为1后，M1,M2与Q分别为多少：

A、0, 0, 0

B、1, 1, 1

C、1, 0, 0

D、1, 1, 0

54、begin Y1 <= #5 A^B; Y2 <= #4 A|B; Y3 <= #8 A&B; end 以上语句共耗时多少个时间单位：

A、5

B、4

C、17

D、8

55、module andd(A,B,Q); output Q ; input A,B; reg Q; always @(A,B ) if (A==0) if (B==0) Q=0; else Q=1; endmodule 其中，else Q=1;与哪句语句对应：

A、always @(A,B )

B、if (A==0)

C、if (B==0) Q=0;

D、endmodule

56、module andd(A,B,Q); output Q; input A,B; reg Q; always @(A,B ) if (A==0) begin if(B==0) Q=0; end else Q=1; endmodule 其中，else Q=1;与哪句语句对应：

A、always @(A,B )

B、if (A==0)

C、if (B==0) Q=0;

D、endmodule

57、下列属于FPGA的编程下载文件的有

A、.sof文件

B、.qpf文件

C、.jic文件

D、.pof文件

58、以下是QuartusII提供的调试工具的是()

A、Signal Probe

B、Signal Tap II

C、In-System Memory Content Editor

D、In-System Sources and Probes

59、在同步数字系统设计中，优化速度，其实是：

A、提高系统时钟频率

B、减低组合电路复杂度

C、节省资源

D、去掉竞争冒险现象

60、由于状态机的剩余状态的处理会不同程度的耗用逻辑资源，要求状态机设计过程中需要考虑：()。

A、选用状态机的结构类型

B、状态机编码方式选择

C、状态机容错技术几系统的工作速度

D、资源利用率

61、下述程序中能够实现安全状态机设计的是：

A、Parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7; ... s5: next_state =s0; S6: next_state =s0; S7: next_state =s0; default:begin next_state =s0;

B、`define s0=1,s1=2,s2=4,s3=4,s4=8 s5: next_state =s1; S6: next_state =s1; S7: next_state =s2; default:begin next_state =s0;

C、Parameter s0=40,s1=41,s2=42,s3=43,s4=44,s5=45,s6=46,s7=47; ... s5: next_state =s0; S6: next_state =s0; S7: next_state =s0;

D、以上都正确

62、以下属于Verilog仿真流程的是：

A、程序输入

B、程序编译

C、仿真库管理

D、仿真

E、波形或数据的结果显示

63、启动TestBench仿真后，在全程编译中，以下哪些被执行？

A、针对工程设计文件进行编译和综合

B、检查TestBench程序的错误

C、生成用于完成时序仿真的网表文件

D、弹出仿真波形

64、启动TestBench仿真后，在全程编译中，以下哪些被执行？

A、针对工程设计文件进行编译和综合

B、检查TestBench程序的错误

C、生成用于完成时序仿真的网表文件

D、弹出仿真波形

65、以下属于ModelSim中Verilog仿真波形显示数据格式的是：

A、Binary

B、Octal

C、Decimal

D、Unsigned

E、Hexadecimal

66、以下属于文件操作的系统任务有：

A、$fopen

B、$fstrobe

C、$fdisplay

D、$fmonitor

67、Quartus具有哪些类型EDA工具的功能：

A、综合器

B、下载器

C、仿真器

D、适配器

68、IP是EDA技术中不可或缺的一部分，下列哪些是常见处理器IP

A、PCIe

B、ARM Cortex-M33

C、MIPS

D、NiosII

E、RISC-V RV32I

F、IEEE 1284

69、SOPC包含：

A、CPU Core

B、Interfaces & Peripherals

C、Memory

D、Software

70、从结构上看，PLD器件能够分为以下几类结构：

A、基于查找表结构

B、基于与阵列可编程

C、基于或阵列可编程

D、基于乘积项逻辑可编程

71、以下可编程器件原理基于与或阵列的有：

A、PLA

B、FPGA

C、PROM

D、GAL

72、以下关于FPGA的描述正确的是：

A、可编程逻辑器件

B、掉电程序会丢失

C、需要使用配置芯片

D、基于查找表

73、在JTAG边界扫描测试，以下关于边界扫描I/O引脚功能的描述正确的是：

A、TDI测试数据输入

B、TDO测试数据输出

C、TEN测试使能

D、TCK测试时钟输入

74、JTAG接口有哪些功能：

A、软硬件测试

B、编程下载

C、在线逻辑分析

D、仿真

75、FPGA配置方式包括：

A、JTAG

B、PROM

C、PAL

D、PS

E、AS

76、下面哪些是Verilog的关键词

A、input

B、a

C、module

D、y

77、module SHIF4(DIN,CLK,RST,DOUT); input CLK,DIN,RST; output DOUT; reg [3:0] SHFT; always@(posedge CLK or posedge RST) if (RST) SHFT<=4'B0; else begin SHFT<=(SHFT>>1);SHFT[3]<=DIN;end assign DOUT=SHFT[0]; endmodule 该程序实现的功能是：

A、左移移位寄存器

B、右移移位寄存器

C、同步清零

D、异步清零

78、模块名旁的括号及其内容称为“端口表”，括号中的内容就是此模块的所有端口信号名。

79、对于BCD码加法器的设计，如果低位BCD码的和大于等于10，则使和加上6，且有进位：

80、output signed [7:0] y; input signed [7:0] a; assign y=(a>>>2); 若a=10101000，则y=00101010。

81、如果D触发器是异步复位的，那么在Verilog代码中异步复位信号需要出现在敏感信号列表中。

82、

上图为含异步清0的锁存器的逻辑电路图。

83、

该电路为同步时序电路。

84、

该图为4位加法计数器的RTL图。

85、实用加法计数器中的同步置数信号需要出现在敏感信号列表中。

86、module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule 该程序实现含同步并行预置功能的8位左移移位寄存器。

87、module fdiv2(CLK,PM,D); input CLK; input [3:0] D; output PM; reg FULL; reg [3:0] Q1; wire RST; always@(posedge CLK or posedge RST) if (RST) begin Q1<=0; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; end assign RST =(Q1==D); assign PM=FULL; endmodule 该程序实现异步加载计数器。

88、EDA软件的综合器可将用户的设计转化为硬件电路网表。

89、EDA软件的综合器一般必须考虑实际硬件器件。

90、引脚锁定必须考虑具体的硬件器件。

91、同步设计容易造成竞争冒险现象。

92、在进行引脚锁定时，时钟信号需要锁定到某些专用引脚上。

93、可以针对一个工程建立多个STP文件用于调试不同的子模块。

94、如果想在仿真中了解模块内部的某个信号的变化，可以对该信号定义keep属性。

95、状态机主控时序过程是指负责状态机运转和在时钟驱动下负责状态机转换的过程。

96、Moore 状态机是时序逻辑输出只取决于当前状态的这一类状态机。此时，其输出表达式为输出信号 = G(当前状态)。

97、ADC 0809状态机程序中包含三个过程结构，REG过程是主控时序过程，在时钟信号CLK驱动下将 next_state中的内容赋给现态信号CS。

98、Verilog Test Bench的仿真时间标度语句必须存在。

99、对于只指定了上升和下降延迟的语句#(4,3)，转换到z或x的延迟是3。

100、以下代码用于产生固定数目为clk_cnt的时钟信号。 parameter clk_cnt = 5, clk_period = 2; reg clk; initial begin clk = 0; repeat(clk_cnt) #(clk_period/2) clk = ~clk; End

101、EDA是英文Electronics Design Automation的缩写

102、Verilog语法类似于C语言

103、Verilog可以描述门级网表

104、整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。

105、硬IP是HDL源码形式提供的，很容易进行设计修改。

106、C语言综合已经渐渐成为可能，已经出现可以使用的C综合工具

107、目前大多数CPLD采用了Flash工艺。

108、对于BCD码加法器的设计，如果低位BCD码的和大于等于9，则使和加上6，且有进位：

109、同步复位是指复位信号独立于时钟信号

110、在always过程语句中，若定义某变量为异步低电平敏感信号，则在if条件语句中应该对敏感信号表中的信号有匹配的表述

111、module triBUS4( IN3,IN2,IN1,IN0,ENA,DOUT); input[3:0] IN3,IN2,IN1,IN0 ; input[1:0] ENA; output[3:0] DOUT; reg[3:0]DOUT; always @(ENA, IN0) if (ENA==2'b00) DOUT=IN0; else DOUT=4'hz; always @(ENA, IN1) if (ENA==2'b01) DOUT=IN1; else DOUT=4'hz; always @(ENA, IN2) if (ENA==2'b10) DOUT=IN2; else DOUT=4'hz; always @(ENA, IN3) if (ENA==2'b11) DOUT=IN3; else DOUT=4'hz; endmodule 该模块实现的是双向端口电路：

112、指出Verilog仿真器对于程序代码的仿真处理的三种不同实现方法：________

113、module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD ; input [3:0] DATA ; output [3:0] DOUT ; output COUT ; ____ [3:0] Q1 ; reg COUT ; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!____) Q1 <= 0; else if (EN) begin if (!____) Q1<=DATA; else if (Q1<9) Q1 <= Q1+1; else Q1 <= 4'b0000; end end always @(Q1) if (Q1==4'h9) COUT = 1'b1; else COUT = 1'b0; endmodule 空格处应该填入： A. LOAD B. reg C. RST D. output (答案格式为:A B C)

114、module fdiv1(CLK,PM,D,DOUT,RST); input CLK, RST; ____ [3:0] D; output PM; output [3:0] DOUT; ____ [3:0] Q1; reg FULL; wire LD; always@(posedge CLK or ____ LD or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; end assign ____=(Q1==4'b0000); assign PM=FULL; assign DOUT=Q1; endmodule 空格处应该填入： A. LD B. posedge C. input D. reg (答案格式:A B C D)

115、module fdiv2(CLK,PM,D); input CLK; input [3:0] D; ____ PM; reg FULL; reg ____ Q1; wire RST; always@(posedge CLK or ____ RST) if (RST) begin Q1<=0; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; end assign ____=(Q1==D); assign PM=FULL; endmodule 空格处应该填入： A. RST B. posedge C. [3:0] D. output (答案格式:A B C D)

116、module BI4B(CTRL,DIN,Q,DOUT); input CTRL; input[3:0] DIN; ____ [3:0] Q; output[3:0] DOUT; reg [3:0] DOUT,Q ; always @(Q,DIN,CTRL) if (!____) begin DOUT<=Q; Q<=4'HZ; end else begin ____<=DIN; DOUT<=____; end endmodule 空格处应该填入： A. CTRL B. 4'HZ C. Q D. inout (答案格式为:A B C D)