system verilog编程题_system verilog 面试

Qi1)What is callback ?

(Qi2)What is factory pattern ?

(Qi3)Explain the difference between data types logic and reg and wire .

(Qi4)What is the need of clocking blocks ?

(Qi5)What

are

the

ways

to

avoid

race

condition

between

testbench

and

RTL

using

SystemVerilog?

(Qi6)Explain Event regions in SV

.

(Qi7)What are the types of coverages available in SV ?

(Qi8)What is OOPS?

(Qi9)What is inheritance and polymorphism?

(Qi10)What is the need of virtual interfaces ?

(Qi11)Explain about the virtual task and methods .

(Qi12)What is the use of the abstract class?

(Qi13)What is the difference between mailbox and queue?

(Qi14)What data structure you used to build scoreboard?

(Qi15)What are the advantages of linkedlist over the queue ?

(Qi16)How parallel case and full cases problems are avoided in SV ?

(Qi17)What is the difference between pure function and cordinary function ?

(Qi18)What is the difference between $random and $urandom?

(Qi19)What is scope randomization ?

(Qi20)List the predefined randomization methods.

(Qi21)What is the dfference between always_combo and always@(*)c?

(Qi22)What is the use of packagess?