verilog 实现可预置15以内 的任何数作为模的初值的可变模的循环计数器--模可变的减法计数器

/*//实现可预置15以内 ，（任何数）， 作为初值的可变模的循环计数器
*/
module counter77 (
    input clk,
    input rst,
    input [3:0]d_in,
    output reg [3:0]d_out
);
    reg [3:0]cnt;
    always @(posedge clk or negedge rst) begin
        if(!rst) begin cnt <= 4'b0; end
            
        
        else if (cnt == 4'b0) begin
            cnt <= d_in;
        end
        else begin
            cnt <= cnt - 1'b1;
        end
    end
    always @(posedge clk or negedge rst) begin
        if(!rst) begin
            d_out <= 'b0;
        end
        else begin
            d_out <= cnt;
        end
    end
endmodule 

/*  给了3个初始计数值，0010，0011，0000

 仿真结果

根据仿真结果来看，确实实现了，计数值可以根据输入调整的问题，也就是计数器的模型可调

*/ 

最后

以上就是魁梧蓝天为你收集整理的verilog 实现可预置15以内 的任何数作为模的初值的可变模的循环计数器--模可变的减法计数器的全部内容，希望文章能够帮你解决verilog 实现可预置15以内 的任何数作为模的初值的可变模的循环计数器--模可变的减法计数器所遇到的程序开发问题。

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