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System Verilog $root

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我是靠谱客的博主 光亮毛衣，这篇文章主要介绍System Verilog $root，现在分享给大家，希望可以做个参考。

全局声明和语句

在Verilog中，除了一个模块可以作为模块实例引用其他模块外，并不存在一个全局空间。另外，Verilog允许任意数目的顶层模块，因此会产生毫无关联的层次树。

SystemVeriog增加了一个被称为$root的隐含的顶级层次。任何在模块边界之外的声明和语句都存在于root空间中。所有的模块，无论它处于哪一个设计层次，都可以引用root中声明的名字。这样，如果某些变量、函数或其它信息被设计中的所有模块共享，那么我们就可以将它们作为全局声明和语句。

最后

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