我是靠谱客的博主 甜蜜黄豆，最近开发中收集的这篇文章主要介绍vivado和modelsim联合仿真，提示giving up waiting on lock，error：verilog compiler exiting解决方法，觉得挺不错的，现在分享给大家，希望可以做个参考。
概述
假设你的工程名为pro1，找到“pro1/pro1.sim/sim_1/behav/modelsim/modelsim_lib/msim/xil_defaultlib/_local",删除_local，重新仿真即可
最后
以上就是甜蜜黄豆为你收集整理的vivado和modelsim联合仿真，提示giving up waiting on lock，error：verilog compiler exiting解决方法的全部内容，希望文章能够帮你解决vivado和modelsim联合仿真，提示giving up waiting on lock，error：verilog compiler exiting解决方法所遇到的程序开发问题。
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