我是靠谱客的博主 甜蜜黄豆,这篇文章主要介绍vivado和modelsim联合仿真,提示giving up waiting on lock,error:verilog compiler exiting解决方法,现在分享给大家,希望可以做个参考。

假设你的工程名为pro1,找到“pro1/pro1.sim/sim_1/behav/modelsim/modelsim_lib/msim/xil_defaultlib/_local",删除_local,重新仿真即可

最后

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