EDA 电子设计自动化VHDL系列课程2 – 信号比较器EDA 电子设计自动化VHDL系列课程2 – 信号比较器

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EDA 电子设计自动化VHDL系列课程2 – 信号比较器

本EDA系列介绍的系统环境是：

软件： VHDL编程语言；
工具： Quartus13.0
FPGA 芯片是： Cyclone III ： EP3C10E144C8
电路板细节在：添加链接描述

两个信号的比较 VHDL 代码

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LIBRARY ieee;
USE ieee.std_logic_1164.all; 

ENTITY vcompare IS PORT
	(
		A, B:  IN STD_LOGIC_VECTOR(3 DOWNTO 0);
		S:    OUT STD_LOGIC_VECTOR(1 DOWNTO 0)
	);
END vcompare;

ARCHITECTURE vcom OF vcompare IS 
BEGIN 

PROCESS(A,B)
BEGIN
	IF A > B THEN S <= "10";
	ELSIF B > A THEN  S <= "01";
	ELSE S <= "00";                           -- when they are same;
	END IF;
END PROCESS;
END vcom;