计算机体系结构复习（1）计算机体系结构试题库

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我是靠谱客的博主文静黑猫，最近开发中收集的这篇文章主要介绍计算机体系结构复习（1）计算机体系结构试题库，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

判断题

（ √）执行时间不是唯一的性能指标，但它是最普遍的性能表示形式。
（× ）根据Moore定律，DRAM的周期时间是每三年降低四倍。
（ ×）MIPS是测量计算机性能的一致性指标。
（√ ）在计算机性能测量中，调和平均的含义是单位时间机器能够执行的程序数。
（× ）可以用典型程序来设计和优化指令集。
（ ×）增加流水线的级数总可以增加流水线的性能。
（× ）多处理机系统中的素数模低位交叉存储器可以避免所有访存冲突。
（√）部件的可靠性通常可以用平均无故障时间来衡量。
（× ）RISC结构的机器性能一定要比CISC结构的机器性能高。
（× ）平均每条指令的执行周期数（CPI）与程序无关。
（ √）CPU性能公式中指令条数（IC）与指令集格式和编译器有关。
（√ ）CPU的组织在一定程度上会影响CPU所能达到的频率。
（√ ）解释执行比翻译执行花的时间多，但存储空间占用较少。
（× ）计算机体系结构设计这不必关心指令集具体实现。
（× ）当前没有任何一种指令集结构是堆栈型结构，因为它已经过时了。
（√ ）虽然结构相关会影响流水线的性能，但是我们在具体的流水线设计中仍然允许一定的结构相关存在。
（× ）程序的时间局部性指程序即将用到的信息很可能与目前正在使用的信息在空间上相邻或者临近。
（× ）程序的空间局部性指程序即将用到的信息很可能就是目前正在使用的信息。
（√ ）Amdahl定律揭示的性能递减规则说明如果仅仅对计算机中的一部分做性能改进，则改进越多，系统获得的效果越小。
（× ）Amdahl定律中“可改进比例”指可改进部分在改进系统计算时间中所占的比例。
（√ ）Amdahl定律中“部件加速比”指可改进部分改进以后性能的提高。
（√ ）传统机器级的机器语言是该机的指令集。
（× ）由汇编语言写成的程序叫做汇编程序。
（√ ）机器功能的软件和硬件实现在逻辑上是等效的，但性能价格比是不等效的。
（√ ）集成电路基片成本和基片面积有一定比例关系。
（√ ）芯片研发费用指芯片毛利的一部分。
（× ）集成电路芯片的成本主要取决于芯片生产数目。
（√）响应时间必须通过运行“真实程序”获得。
（× ）通过操作系统的多进程技术可以完全回避I/O处理时间的问题。因为当一个进程在等待I/O处理的时候，另外的一些进程可以在CPU上运行。
（× ）在Cache中，只要增加块容量，一定可以减小失效率。
（√ ）虚拟Cache中，CPU使用虚拟地址访问Cache。
（× ）虚拟存储器页调度采用LRU算法的缺点之一是使CPU时钟频率下降。
（√ ）可以说向后兼容是系列机的根本特征。
（×）软硬件功能是完全等效的。
（× ）机器工作状态的定义和切换对机器语言程序设计者来说是透明的。
（× ）基准程序能够完全预测一个程序在计算机上的运行性能。
（√ ）随着时间的推移，计算机系统的成本会逐渐降低。
（× ）现代CPU中已经没有堆栈型和累加器型的指令集结构。
（√ ）编译器对应用程序的优化编译会增加控制指令在程序中所占的比例。
（× ）Load/Store型机器体系结构设计一定要遵循指令集结构的规整性要求。
（× ）流水线的效率在满负荷运行时可达1。
（√ ）用时空图上n个任务所占的时空区与m个段总的时空区之比可计算出流水线的效率。
（× ）由于流水线的最大加速比等于流水线深度，所以增加流水段数总可以增大流水线加速比。
（√ ）流水线深度受限于流水线的延迟和额外开销。
（√ ）编译器可以通过重新排列代码的顺序来消除相关引起的暂停。
（√ ）多级存储层次是利用程序局部性原理来设计的。
（√ ）“Cache－主存”层次：弥补主存速度的不足。
（√ ）“主存－辅存”层次：弥补主存容量的不足。
（√ ）写调块策略是用于写操作失效时的策略。
（√ ）写合并是提高写缓冲利用率的技术。
（√ ）相联度越高，冲突失效就越少。
（× ）强制性失效和容量失效也受相联度的影响。
（× ）容量失效却随着容量的增加而增加。
（√ ）2:1的Cache经验规则说明容量为N 的直接映象Cache的失效率约等于大小为N/2 的两路组相联Cache的失效率。
（√ ）一些降低失效率的方法会增加命中时间或失效开销。
（× ）具有越低失效率的计算机系统性能越高。
（× ）具有越低平均访存时间的系统性能越高。
（× ）具有越低失效率的存储系统性能越高。
（√ ）具有越低平均访存时间的存储系统性能越高。
（× ）Victim Cache是位于CPU和Cache间的又一级Cache。
（× ）伪相联cache取直接映象及组相联两者的优点，命中时间小，失效开销低。
（√ ）伪相联cache具有快速命中与慢速命中两种命中时间。
（× ）预取必须和正常访存操作并行才有意义。
（√ ）预取必须和正常指令的执行并行才有意义。
（√ ）数据对存储位置的限制比指令的少，因此更便于编译器优化。
（√ ）Cache中的写缓冲器导致对存储器访问的复杂化。
（× ）写回法Cache中不必使用写缓冲。
（× ）评价第二级Cache时，应使用局部失效率这个指标。
（√ ）为减少平均访存时间，可以让容量较小的第一级Cache采用较小的块，而让容量较大的第二级Cache采用较大的块。
（√ ）预取只有在处理器能继续执行其它指令的同时进行才有意义。
（√ ）硬件预取通常需要非阻塞cache的支持。
（√ ）Cache命中时间往往会直接影响到处理器的时钟频率。
（√ ）采用容量小、结构简单的Cache会减小cache的命中时间。
（√ ）写操作流水化会减小cache的命中时间。
（√ ）TLB是页表转换查找缓冲器。
（√ ）TLB中的内容是页表部分内容的一个副本。
（× ）在共享存储器上支持消息传递比在消息传递的硬件上支持共享存储器困难得多。
（√ ）流水线吞吐率是指单位时间内流水线所完成的任务数。
（× ）流水线可能达到其最大吞吐率。
（× ）流水线加速比是指流水线最大润如率和实际吞吐率之比。
（√ ）Cache失效中必定包含强制性失效。
（× ）Cache失效中必定包含容量失效。
（× ）Cache失效中必定包含冲突失效。
（√ ）组相联或直接映象Cache中才可能存在冲突失效。
（√ ）支持“失效下命中”的cache是非阻塞Cache。
（× ）虚存系统所用的cache称为虚拟Cache。
（√ ）有统一的时钟协调各个设备操作的总线是同步总线。
（× ）硬件在预取时，如果出现虚地址故障或违反保护权限，就会发生异常。
（× ）多处理机系统由多个不同类型的处理机组成。
（√）分布式共享多处理机是存储器分布到各个处理器上的多处理机系统。
（√ ）由多个同种类型组成的处理机称为同构型多处理机。
（ √）同步消息传递机制中，处理器一个请求发出后一直要等到收到应答结果才能继续运行。

名词解释

简答题

填空

计算机体系结构试题库

填空题（100题）

当代计算机体系结构的概念包括（指令集结构）、（计算机组成）和（计算机实现）三个方面的内容。
计算机部件的平均出售价是（部件开销）、（直接开销）和（毛利）三者之和。
在一个字中，两种表示字节顺序的习惯是（高端）和（低端）。
通常根据CPU内部状态，可以将指令集结构分为（堆栈型）、（累加器型）和（通用寄存器型）三种类型。
在指令流水线中，解决控制相关的方法主要有：（冻结或排空流水线）、（预测发生）、（预测不发生）和（调度分支延迟）。
I/O性能评价的指标主要包括：设备类型、设备数量、（响应时间）和（吞吐量）。
提高向量处理机性能的主要方法有：链接、（重叠执行）和（多个向量载入储存部件）。
一般并行性包含（并行）和（并发）两个方面。
开发并行性的主要途径有：（时间重叠）、（资源重复）和（资源共享）。
指令内部的并行属于（细）粒度并行。
流水线的数据相关有（ RAW ）、（ WAW ）、（ WAR ）三种类型。
通用寄存器型指令集结构按其指令中的操作数个数和操作数的存储单元可以分为（ RR ）、（ RM ）、（ MM ）三种类型。
根据CPU性能公式，程序的执行时间等于（ IC ）、（ CPI ）及（ T ）三者的乘积。
DLX流水线可以分为（ IF ）、（ ID ）、（ EX ）、（ MEM ）、（ WB ）五个操作功能段。
在存储器层次结构中，Cache离CPU（最近），而外存离CPU最远。
一般来说，按照CPU内部操作数的存储方式，可以将机器（指令集结构）分为：（堆栈型）、（累加器型）和（通用寄存器型）三种类型。
单机和多机并行性发展的技术途径有：（资源共享）、（资源重复）和（时间重叠）。
存储器层次结构设计技术的基本依据是程序（访问的局部性原理）。
在计算机体系结构设计中，软硬件功能分配取决于（性能价格比）。
从主存的角度来看，“Cache—主存”层次的目的是为了（提高速度），而“主存—辅存”层次的目的是为了（扩大容量）。
程序循环是用（转移指令）来实现，而微程序循环是用（微指令地址转移测试方法）来实现的。
计算机组成指的是计算机系统结构的逻辑实现，计算机实现指的是计算机组成的物理实现
存储程序计算机以运算器为中心、所有部件的操作都由控制器集中控制。
指令集结构的正交特性是指令集的三个主要元素操作、数据类型和寻址方式两两在指令集结构中独立无关。
通道可分为三类：字节多路通道，选择通道，数组多路通道。
Cache的调度算法通常有预取法和按需取进法两种。
Cache失效可以分为强制性失效、容量失效和冲突失效三种。
地址映象方法有多种，其中的直接相联硬件开销最小，全相联的冲突概率最小。
根据存储映象算法的不同，虚拟存储器主要有段式、页式和段页式三种映象方式。
流水技术按处理的级别可分为部件级、处理机级和系统级。
通常，在进行指令集格式设计时，有（固定长度编码）、（可变长编码）和（混合编码）三种设计方法。
综合考虑不同的存储器实现技术，我们会发现：速度越快，每位价格就（越高）；容量越大，每位价格就（越低）；容量越大，速度（越慢）。
磁盘的每一磁道分成若干扇区，它是磁盘进行存储分配的物理基本单元，它们之间留有（不用的间隙）。
系列机的软件兼容主要包括（向前兼容）、（向后兼容）、（向下兼容）、（向上兼容）四种类型的兼容。
Amdahl定律表明系统的加速比依赖于（被加速部分在系统中所占的比例）和（对被加速部分的性能提高程度）两个因素。
在大多数指令集结构的功能设计中必须考虑支持的三种类型的指令是（数据传输指令）、（算术和逻辑运算指令）和（控制指令）。
在指令系统设计中，表示寻址方式有（将寻址方式编码与操作码中）和（用地址描述符表示寻址方式）两种方法。
通常，在进行指令集格式设计时，有（定长）、（变长）和（混合）三种设计方法。
在大多数指令集结构的功能设计中必须考虑支持的三种类型的指令是（算术和逻辑运算）、（数据传输）和（控制）。
在指令系统设计中，操作数类型的表示主要有（由操作码编码）和（附上由硬件解释的标记）两种方法。
在“Cache-主存”层次中，主存的更新算法有两种：（写回法）和（写直达法）。
在“Cache-主存”层次中，cache写失效时采用的两种调块策略有：（按写分配）和（绕写法）。
设计I/O系统的三个标准是（性能）、（价格）和（容量）。
互联网络根据工作行为可分为两类，一种是（动态网络），一种是（静态网络）。
DLX流水线可以分为（取指）、（译码）、（执行）、（访存）、（写回）五个操作功能段。
基本DLX流水线中，假设分支指令需要4个时钟周期，其它指令需要5个时钟周期，分支指令占总指令数的12%，问CPI=_4.88_，若把ALU指令的写回提前到MEM段，ALU指令占总指令数的44%，则CPI=_4.44_。
消除瓶颈的两种方法为细分瓶颈段和重复设置瓶颈段。
当流水线中数据和指令存在同一存储器中时，访存指令会引起存储器访问冲突，这种冲突是因为结构相关引起的。
多级存储层次是利用程序局部性原理来设计的。
评价cache系统速度快慢的指标是平均访问时间。
CPU时间能够评价cache系统对整个CPU性能的影响。
响应时间是指从事件开始到结束之间的时间。
吞吐率指在单位时间内所能完成的工作量（任务）。
用户以响应时间为标准评价计算机性能。
多道程序系统以吞吐率为标准评价计算机性能。
流水线各个功能段所需时间应尽量相等。
Cache并行查找的两种实现方法是：利用相联存储器和利用单体多字存储器＋比较器。
假设某程序中Load指令占26％，Store指令占9％，则写操作在所有访存操作中所占的比例为7％,写操作在访问数据Cache操作中所占的比例为25％。
改进Cache的性能的三种途径是降低失效率、减少失效开销、减少Cache命中时间。
减小强制性失效的方法有：增加块大小，预取。
减小容量失效方法是增加容量。
减小冲突失效的方法是提高相联度。
容量为128KB的8路组相联Cache命中时间为1.14ns,失效率为0.6%，失效开销为50ns，则其平均访存时间为1.44。
伪相联cache相对于组相联cache的缺点是：具有多种命中时间。
两级cache的应使第一级Cache容量小，速度快，使第二级Cache容量大。
主存的主要性能指标是延迟和带宽。
通信延迟＝发送开销＋跨越时间＋传输延迟＋接收开销。
流水线中解决数据相关的技术有定向技术、暂停技术、编译器调度。
Cache一致性协议是维护多个处理器一致性的协议。