概述
本系列文章为在读一篇关于时序约束的文章时的一些笔记和思考。文章以Xilinx器件时序约束为基础进行分析。
在FPGA的开发中，时序是灵魂，如何进行时序约束，显得尤为重要。
FPGA的时序约束，可以分成以下4个步骤：
- 时钟
- input delay
- output delay
- 时序例外
在实际设计开发中，在完成逻辑开发后，首先应该进行时钟设计，然后进行综合，综合完成以后进行input delay / output delay / 时序例外设计。
时钟
FPGA的时钟，有很多种类型：差分输入时钟 / 管脚输入时钟 / PLL或MMCM产生时钟等等。
- 输入时钟
输入管脚是CLK
输入管脚是差分
GT或恢复时钟
- PLL/MMCM等衍生时钟
- 分频产生的时钟
input delay
- 系统同步
整个系统都是用一个相同的时钟
- 源同步
上游期间的数据和时钟同步输入到FPGA中
SDR
DDR
- 有数据无时钟
串口通信
output delay
- 系统同步
- 源同步
SDR
DDR
时序例外
- 多周期路径
- 不需要检查的路径
常量或伪常量
互斥的时钟和路径：双向端口
异步时钟
- 组合电路的延时
按照以上四个步骤进行时序考察，将需要进行约束的时钟进行约束，下节开始将详细描述时序约束方法。
最后
以上就是简单花生为你收集整理的时序约束方法之一--时序约束步骤的全部内容，希望文章能够帮你解决时序约束方法之一--时序约束步骤所遇到的程序开发问题。
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