基于FPGA的LDPC最小和译码算法的verilog实现
1.问题描述：LDPC码字长度为9216比特，采用1/2码率，采用1/2码率来设计LDPC译码器，LDPC校验矩阵是正则的校验矩阵，即每行和每列1的个数是相等的。这样的结构决定了可以采用串并结合结构的译码器来进行实现。由于LDPC码校验矩阵的特殊性，采用串并结合结构的译码器可以最大限度的节省硬件资源，又不至于使译码器的译码速度下降太多。对码率的 H矩阵进行分析，发现该 H 矩阵是准循环矩阵，对于 1/2 码率的 LDPC 校验矩阵 H，循环规律为：按行来看，每隔 18 行右移 36 列；按列来看
