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FPGA纯verilog代码实现图像缩放，两种插值算法任意尺寸缩放，提供3套工程源码1、设计思路和架构2、纯verilog代码搭建，不带任何ip3、双线性插值和邻域插值算法4、vivado和matlab联合仿真及结果5、工程代码1：720P原始摄像头采集显示6、工程代码2：720P缩小到800x600P显示7、工程代码3：720P缩放大1920x1080P显示8、上板调试验证并演示9、福利：工程源码获取
本设计将常用的双线性插值和邻域插值算法融合为一个代码中，通过输入参数选择某一种算法；代码使用纯verilog实现，没有任何ip，可在Xilinx、Intel、国产FPGA间任意移植；代码以ram和fifo为核心进行数据缓存和插值实现；代码使用纯verilog实现，没有任何ip，可在Xilinx、Intel、国产FPGA间任意移植；图像缩放的实现方式很多，最简单的莫过于Xilinx的HLS方式实现，但大多使用了IP，导致在其他FPGA器件上移植变得困难，通用性不好；相比之下，本设计代码就具有通用性
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