【硬件】Verilog HDL基础知识前言Verilog基本要素Verilog运算符与优先级组合逻辑与时序逻辑模块化设计注意事项建议
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言Verilog基本要素wire型变量与reg型变量两种基本语句结构Verilog运算符与优先级组合逻辑与时序逻辑组合逻辑时序逻辑模块化设计模块原件例化注意事项前言最近在上小学期，内容是设计单周期CPU，很久没做硬件了，顺便复习一下Verilog的相关知识。Verilog基本要素wire型变量与reg型变量一位wire对应数字电路中的一条线一位reg变量多数情况对应数字电路中的一个D触发器两种基本语句结构a
