Verilog之状态机 状态机（State Machine）有限状态机（Finite State Machine，简称FSM）。在有限个状态之间按一定规律转换的时序电路。状态机例子：密码锁的设计（状态转移图）状态机模型Mealy 状态机(输出与输入有关)Moore状态机(输出与输入无关)状态寄存器由一组触发器组成，用来记忆状态机当前所处的状态，状态的改变只发生在时钟的跳变沿。状态是否改变、如何改变，... Other 2023-05-23 44 点赞 0 评论 66 浏览
