【verilog】UART串口发送（FPGA）简述核心代码仿真测试
简述核心代码仿真测试简述串口发送是以一定速率发送单bit数据，通常一组数据为10bit。空闲状态为高电平，起始位为0，中间以低位在前的方式发送8bit数据，终止位为1。采用计数器 [cnt_baud] 对系统时钟进行计数，计满值即为预设的波特率值 [baud_num]在这个计数过程中，每当计数值为1时，就产生一个标志值 [flag1]采用计数器 [cnt_for_flag1] 对flag1进行计数11次，当计数值达到11时，同步清零。所以cnt_for_flag1 = 11 只能维持1个系统时.
