通过几段代码理解Verilog里面阻塞赋值和非阻塞赋值的区别，以及Verilog的for循环的使用
弄清楚阻塞赋值和非阻塞赋值的区别非常重要，否则我们就没有办法理解verilog里面的for循环的执行结果。简单来说，阻塞赋值是给变量的现态赋值，非阻塞赋值是给变量的次态赋值。所谓的现态，就是执行代码时变量的状态，也就是当前状态。次态，就是当前整个always代码块执行完了之后，变量是什么值，也就是下一个状态。注意：在同一分支下，对同一变量不能同时使用非阻塞赋值和阻塞赋值，否则编译不通过。例如，下面的代码无法编译通过：reg [13:0] a = 0;reg [3:0] state = 0;
