VHDL实现 4-16编码器
4_16译码器一、编程设计RTL文件(.vhdl)：将使用if和case的两种方式分别用两个architecture，使用configration选择library ieee;use ieee.std_logic_1164.all;entity decoder4_16 is port( a,b,c,d:in std_logic; -- q:out integer range 0 to 15); q:out std_logic_vect
