Verilog语言快速入门（一）组合逻辑的一般模板时序电路的一般模板模块总体结构功能描述Verilog中的数据类型Verilog中的顺序语句测试模块
组合逻辑的一般模板时序电路的一般模板模块总体结构模块说明功能描述1、assign语句1）算数型2）逻辑型3）关系运算符4）等价运算符5）按位运算符6）缩减运算符7） 移位运算符8）拼接赋值运算符9） 条件运算符如果表达式1值为X，则结果为X。2、always激活条件由敏感信号条件表决定，当敏感条件满足时，过程块被激活。敏感条件有两种，一种是边沿......
