VerilogHDL语言实现组合逻辑电路
VerilogHDL语言实现组合逻辑电路组合逻辑电路：输出之与当前输入有关，与当前所处状态无关。常用的组合电路有多路器、数据通路开关、加法器、乘法器等。1. assign语句实现组合逻辑例1：assign语句实现加法器wire a, b, c ;assign c = a + b; //加法器实例实现的是一个简单的加法器，assign语句也可以实现较
