计组实验一 - 8位可控的二进制补码加减法器
实验说明:1.使用 quartusII 9.0 完成8位可控的二进制补码加减法器 2.使用 VHDL 语言编写代码 3.学会模块化编程处理实验步骤一. 先实现一位全加器library ieee;use ieee.std_logic_1164.all;entity fa is port(a,b,ci : in std_logic; s,co :...