verilog基础---always
在verilog中，always块是一种常用的语句，可以是很简单的功能模块，也可以是结构最复杂的部分。一般always语句可以分为两类电路。一种是组合逻辑。一种是时序逻辑。第一类：组合逻辑//-----1.1 组合逻辑 --------Always @ (*)BeginIf(a>b)Q = 1;ElseQ = 0;end//------- end -------------//如1.1所示，就是一个简单的组合逻辑always块，它应该是被综合成一个一位的
