时钟周期约束 同步时序路径是最为重要的路径。时钟周期约束可覆盖同一时钟驱动的所有同步逻辑单元并约束相应的路径，如图6.3所示。在Vivado中，通过creat_clock可轻松创建时钟周期约束。该命令有几个重要参数，如表6.2所示。其中，-waveform不仅确定了时钟的占空比，还确定了时钟的相位关系。用作图6.3所示的时钟周期约束时，creat_clock的对象必须为主时钟（Primary C... FPGA 2023-05-27 63 点赞 0 评论 95 浏览
