verilog always语法_【华为】verilog语言编写规范(二)
。本次分享华为公司的《大规模逻辑设计指导书》中的内容。5.1.3 Net and Register一个reg变量只能在一个always语句中赋值 。向量有效位顺序的定义一般是从大数到小数。尽管定义有效位的顺序很自由， 但如果采用毫无规则的定义势必会给作者和读代码的人带来困惑， 如Data[-4 :0] ，则LSB[0][-1][-2][-3][-4]MSB ，或Data[0 :4] ...
