SECE_01_FPGA设计开发基础_Verilog HDL基础FPGA开发语言-Verilog HDL
FPGA开发语言-Verilog HDLVerilog Baidu Baike既是一种行为描述语言也是一种结构描述语言，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。、Verilog HDL模型可以是实际电路的不同级别抽象，抽象级别可分为五级：系统级(system level)算法级(algorithmic）RTL级(register transfer level)门级(gate level)开关级(switch)Verilog的基本设计单元是“模块（block）”,每个模块嵌套在m
